Quartus Verilog HDL/FPGA 实现 74HC145/74LS145 四进十出 BCD至十进制解码器/驱动器

HDL

1. module hc145(                        //四进十出 BCD至十进制解码器/驱动器 VCC:Pin16 GND:Pin8
   
2.         input A,                                //地址A(最低位) Pin15
   
3.         input B,                                //地址B Pin14
   
4.         input C,                                //地址C Pin13
   
5.         input D,                                //地址D(最高位) Pin12
   
6.         output [9:0] Q                //[10位宽] 译码输出 Pin:11,10,9,7,6,5,4,3,2,1
   
7. );
   
8. assign Q = ~(10'd1 << {D,C,B,A});
   
9. endmodule
   
10. 
    
11. module main(
    
12.         input clk,
    
13.         output [9:0] out
    
14. );
    
15. reg [3:0] i = 4'd0;
    
16. 
    
17. hc145 U1(
    
18.         .A(i[0]),
    
19.         .B(i[1]),
    
20.         .C(i[2]),
    
21.         .D(i[3]),
    
22.         .Q(out)
    
23. );
    
24. 
    
25. always @(posedge clk) begin
    
26.         i = i + 4'd1;
    
27.         if(i > 4'd9) begin
    
28.                 i = 4'd0;
    
29.         end
    
30. end
    
31. endmodule
    

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