Quartus Verilog HDL/FPGA 实现 74HC136/74LS136 集电极(漏极)开路的四组二输入异或门

HDL

1. module hc136(        //集电极(漏极)开路的四组二输入异或门 VCC:Pin14 GND:Pin7
   
2.         //1组
   
3.         input A1,        //输入A Pin1
   
4.         input B1,        //输入B Pin2
   
5.         output Y1,        //输出Y Pin3
   
6.         //2组       
   
7.         input A2,        //Pin4
   
8.         input B2,        //Pin5
   
9.         output Y2,        //Pin6
   
10.         //3组       
    
11.         input A3,        //Pin9
    
12.         input B3,        //Pin10
    
13.         output Y3,        //Pin8
    
14.         //4组       
    
15.         input A4,        //Pin12
    
16.         input B4,        //Pin13
    
17.         output Y4                //Pin11
    
18. );
    
19. 
    
20. assign {Y1,Y2,Y3,Y4} = {
    
21.         (A1 ^ B1) ? 1'bz : 1'b0,
    
22.         (A2 ^ B2) ? 1'bz : 1'b0,
    
23.         (A3 ^ B3) ? 1'bz : 1'b0,
    
24.         (A4 ^ B4) ? 1'bz : 1'b0
    
25. };
    
26. 
    
27. endmodule
    
28. 
    
29. module main(
    
30.         input clk,                        //时钟输入
    
31.         output reg led                //低电平(计算正确)点亮
    
32. );
    
33. wire [3:0] Y;
    
34. 
    
35. hc136 U1(
    
36.         .A1(1'b0),
    
37.         .B1(1'b0),
    
38.         .Y1(Y[0]),
    
39.         .A2(1'b1),
    
40.         .B2(1'b1),
    
41.         .Y2(Y[1]),
    
42.         .A3(1'b0),
    
43.         .B3(1'b0),
    
44.         .Y3(Y[2]),
    
45.         .A4(1'b1),
    
46.         .B4(1'b1),
    
47.         .Y4(Y[3])
    
48. );
    
49. 
    
50. always @(posedge clk) begin
    
51.         if(Y == 4'b0000) begin
    
52.                 led <= 1'b0;
    
53.         end else begin
    
54.                 led <= 1'b1;
    
55.         end
    
56. end
    
57. 
    
58. endmodule
    

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