Quartus Verilog HDL/FPGA 实现 CD4076/74HC4076 具有三态输出带使能的四路D型触发器

HDL

1. module cd4076(                //具有三态输出带使能的四路D型触发器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] D,        //[4位宽] 锁存输入D Pin:11,12,13,14
   
3.         input CLK,                //时钟信号 (上升沿触发) Pin7
   
4.         input E1,                //时钟使能E1 (与E2同时低电平有效) Pin9
   
5.         input E2,                //时钟使能E2 Pin10
   
6.         input OE1,                //三态控制OE1 (与OE2同时低电平使能Q 否则高阻)Pin1
   
7.         input OE2,                //三态控制OE2 Pin2
   
8.         input MR,                //异步上升沿Q清零 Pin15
   
9.         output [3:0] Q                //[4位宽] 锁存输出Q Pin:6,5,4,3
   
10. );
    
11. reg [3:0] q = 4'd0;
    
12. assign Q = (OE1 | OE2) ? 4'bzzzz : q;                //大小写敏感
    
13. always @(posedge CLK or posedge MR) begin
    
14.         if(MR) begin
    
15.                 q <= 4'd0;
    
16.         end else if(CLK && !{E1,E2}) begin
    
17.                 q <= D;
    
18.         end       
    
19. end
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,                //50Mhz时钟输入 Pin17
    
24.         output out                //16分频(3.125Mhz输出) Pin40
    
25. );
    
26. 
    
27. wire [3:0] i;
    
28. assign out = i[3];
    
29. cd4076 U1(
    
30.         .D(i + 4'd1),
    
31.         .CLK(clk),
    
32.         .E1(1'b0),
    
33.         .E2(1'b0),
    
34.         .OE1(1'b0),
    
35.         .OE2(1'b0),
    
36.         .MR(1'b0),
    
37.         .Q(i)
    
38. );
    
39. endmodule
    

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