Quartus Verilog HDL/FPGA 实现 CD4060/74HC4060 14级纹波进位下降沿触发二进制计数器

HDL

1. module cd4060(                //14级纹波进位下降沿触发二进制计数器 VCC:Pin16 GND:Pin8
   
2.         input RS,                //时钟输入或外接晶振(下降沿计数) Pin11
   
3.         output RTC,                //外接RC振荡定时电阻 Pin10
   
4.         output CTC,                //外接RC振荡定时电容 Pin9
   
5.         input MR,                //低电平允许计数 异步高电平计数清零复位且停止振荡 Pin12
   
6.         output Q13,                //16384分频(输入32768Hz,输出2Hz) Pin3
   
7.         output Q12,                //8192分频 Pin2
   
8.         output Q11,                //4096分频 Pin1
   
9.         //没有Q10,Q2,Q1,Q0
   
10.         output Q9,                //1024分频 Pin15
    
11.         output Q8,                //512分频 Pin13
    
12.         output Q7,                //256分频 Pin14
    
13.         output Q6,                //128分频 Pin6
    
14.         output Q5,                //64分频 Pin4
    
15.         output Q4,                //32分频 Pin5
    
16.         output Q3                //16分频 Pin7
    
17. );
    
18. 
    
19. reg [13:0] Q = 14'd0;
    
20. assign {Q13,Q12,Q11,Q9,Q8,Q7,Q6,Q5,Q4,Q3} = {Q[13:11],Q[9:3]};
    
21. assign {RTC,CTC} = MR ? 2'bzz : {~RS,RS};
    
22. always @(negedge RS or posedge MR) begin
    
23.         if(MR) begin
    
24.                 Q <= 14'd0;
    
25.         end else begin
    
26.                 Q <= Q + 14'd1;
    
27.         end
    
28. end
    
29. endmodule
    
30. 
    
31. module main(
    
32.         input clk,
    
33.         output out
    
34. );
    
35. 
    
36. cd4060 U1(
    
37.         .RS(clk),
    
38.         .MR(1'b0),
    
39.         .Q13(out)
    
40. );
    
41. endmodule
    
42. 
    

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