Quartus Verilog HDL/FPGA 实现 74HC299/74LS299 具有三态双向IO的8位左右移位寄存器

HDL

1. module hc299(        //具有三态双向IO的8位左右移位寄存器 VCC:Pin20 GND:Pin10
   
2.         input D0,        //左移最低位输入 Pin11
   
3.         input D7,        //右移最高位输入 Pin18
   
4.         input S0,        //状态控制0 Pin1
   
5.         input S1,        //状态控制1 Pin19
   
6.         input CLK,        //时钟(上升沿触发) Pin12
   
7.         input OE1,        //输出使能1 Pin2
   
8.         input OE2,        //输出使能2 Pin3
   
9.         input MR,        //异步下降沿将移位寄存器清零(复位) Pin9
   
10.         output Q0,        //寄存器最低位(LSB)映射 Pin8
    
11.         output Q7,        //寄存器最高位(MSB)映射 Pin17
    
12.         inout [7:0] IO                //[8位宽] 双向IO 数据出入口 Pin:16,4,15,5,14,6,13,7
    
13. );
    
14. 
    
15. reg [7:0] Q = 8'd0;        //8位移位寄存器Q
    
16. assign {Q0,Q7} = {Q[0],Q[7]};
    
17. assign IO = (OE1 || OE2 || (S0 && S1)) ? 8'bz : Q;
    
18. always @(posedge CLK or negedge MR) begin
    
19.         if(!MR) begin
    
20.                 Q <= 8'd0;
    
21.         end else begin
    
22.                 case({S1,S0})
    
23.                         2'b00:Q <= Q;        //保持
    
24.                         2'b01:Q <= {Q[6:0],D0};                //左移
    
25.                         2'b10:Q <= {D7,Q[7:1]};                //右移
    
26.                         2'b11:Q <= IO;        //输入
    
27.                 endcase
    
28.         end
    
29. end
    
30. endmodule
    
31. 
    
32. module main(
    
33.         input D0,
    
34.         input D7,
    
35.         input S0,
    
36.         input S1,
    
37.         input CLK,
    
38.         input OE1,
    
39.         input OE2,
    
40.         input MR,
    
41.         output Q0,
    
42.         output Q7,
    
43.         inout [7:0] IO
    
44. );
    
45. 
    
46. hc299 U1(
    
47.         .D0(D0),
    
48.         .D7(D7),
    
49.         .S0(S0),
    
50.         .S1(S1),
    
51.         .CLK(CLK),
    
52.         .OE1(OE1),
    
53.         .OE2(OE2),
    
54.         .MR(MR),
    
55.         .Q0(Q0),
    
56.         .Q7(Q7),
    
57.         .IO(IO)
    
58. );
    
59. 
    
60. endmodule
    

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