Quartus Verilog HDL/FPGA 实现 74HC166/74LS166 具有异步复位8位并入串出移位寄存器

HDL

1. module hc166(                //具有异步复位8位并入串出移位寄存器 VCC:Pin16 GND:Pin8
   
2.         input SI,                //串行移位输入 (接上一片的SO,第一片接地) Pin1
   
3.         input [7:0] D,        //[8位并行输入] Pin:14,12,11,10,5,4,3,2
   
4.         input CLK,                //上升沿串行移位 (必须SHLD高电平且INH低电平) Pin7
   
5.         input INH,                //低电平使能CLK Pin6
   
6.         input SHLD,                //低电平:异步并行输入寄存器 高电平:寄存器串行移位 Pin15
   
7.         input MR,                //异步低电平复位 Pin9
   
8.         output SO                //串行移位输出 (接控制芯片或下一片的SI) Pin13
   
9. );
   
10. reg [7:0] Q;                //数据移位寄存器
    
11. wire [7:0] R = SHLD ? 8'd0 : ~D;
    
12. wire [7:0] S = SHLD ? 8'd0 : D;
    
13. assign SO = Q[7];
    
14. genvar i;
    
15. generate
    
16. for(i=0;i<8;i=i+1) begin:gen
    
17.         always @(posedge R[i] or posedge S[i] or posedge CLK or negedge MR) begin
    
18.                 if(!MR || R[i]) begin
    
19.                         Q[i] <= 1'b0;
    
20.                 end else if(S[i]) begin
    
21.                         Q[i] <= 1'b1;
    
22.                 end else if(!INH) begin
    
23.                         Q[i] <= i ? Q[i-1] : SI;
    
24.                 end
    
25.         end
    
26. end
    
27. endgenerate
    
28. endmodule
    
29. 
    
30. module main(
    
31.         input SI,
    
32.         input [7:0] D,
    
33.         input CLK,
    
34.         input INH,
    
35.         input SHLD,
    
36.         input MR,
    
37.         output SO
    
38. );
    
39. 
    
40. hc166 hc166(
    
41.         .SI(SI),
    
42.         .D(D),
    
43.         .CLK(CLK),
    
44.         .INH(INH),
    
45.         .SHLD(SHLD),
    
46.         .MR(MR),
    
47.         .SO(SO)
    
48. );
    
49. 
    
50. endmodule
    

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