Quartus Verilog HDL/FPGA 无需reg寄存器(使用latch锁存器)实现将50Mhz二分频为25Mhz

HDL

1. module latch_reg(                //latch型reg寄存器
   
2.         input D,                //锁存输入
   
3.         input CLK,        //上升沿将D打入Q
   
4.         output Q                //锁存输出
   
5. );
   
6. 
   
7. wire P = CLK ? P : D;
   
8. assign Q = CLK ? P : Q;
   
9. endmodule
   
10. 
    
11. module main(
    
12.         input clk,                //50Mhz Pin17
    
13.         output out                //二分频输出(25Mhz) Pin40
    
14. );
    
15. 
    
16. latch_reg reg1(
    
17.         .D(!out),
    
18.         .CLK(clk),
    
19.         .Q(out)
    
20. );
    
21. 
    
22. endmodule
    

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