Quartus Verilog HDL/FPGA 实现 74HC90/74LS90 具有下降沿触发的十进制计数器 分频器

HDL

1. module hc90(        //具有下降沿触发的十进制计数器 分频器 VCC:Pin5 GND:Pin10 未使用Pin:4,13
   
2.         input CLKA,        //下降沿翻转Q[0] Pin14
   
3.         input CLKB,        //下降沿计数Q[3:1] 范围:0~4 Pin1
   
4.         //R01与R02为高电平则禁止CLKA使能计数,否则允许计数
   
5.         input R01,        //R01使能控制端 Pin2
   
6.         input R02,        //R02使能控制端 Pin3
   
7.         //R91与R92为高电平则禁止CLKB使能计数,否则允许计数
   
8.         input R91,        //R91使能控制端 Pin6
   
9.         input R92,        //R92使能控制端 Pin7
   
10.         output reg [3:0] Q        //[4位宽] 计数输出Q Pin11,8,9,12
    
11. );
    
12. 
    
13. initial Q = 4'b0;
    
14. always @(negedge CLKA) begin
    
15.         if(!(R01 & R02)) begin
    
16.                 Q[0] <= !Q[0];
    
17.         end
    
18. end
    
19. 
    
20. always @(negedge CLKB) begin
    
21.         if(!(R91 & R92)) begin
    
22.                 if(Q[3:1] >= 3'd4) begin
    
23.                         Q[3:1] <= 3'd0;
    
24.                 end else begin
    
25.                         Q[3:1] <= Q[3:1] + 3'd1;
    
26.                 end
    
27.         end
    
28. end
    
29. endmodule
    
30. 
    
31. 
    
32. module main(
    
33.         input clk,                //50Mhz有源晶振输入 Pin17
    
34.         output out                //5Mhz(10分频50%占空比)输出 Pin8
    
35. );
    
36. 
    
37. wire [3:0] Q;
    
38. 
    
39. hc90 U1(
    
40.         .CLKA(Q[3]),
    
41.         .CLKB(clk),
    
42.         .R01(1'b0),
    
43.         .R02(1'b0),
    
44.         .R91(1'b0),
    
45.         .R92(1'b0),
    
46.         .Q(Q)
    
47. );
    
48. 
    
49. assign out = Q[0];
    
50. endmodule
    

复制代码