Quartus Verilog HDL/FPGA 实现 74HC590/74LS590 具有三态输出寄存器的8位2进制计数器

HDL

1. module hc590(                //具有三态输出寄存器的8位2进制计数器 VCC:Pin16 GND:Pin8
   
2.         input CCLK,                //上升沿计数器+1 Pin11
   
3.         input CCLKEN,        //低电平使能CCLK 高电平禁止计数 Pin12
   
4.         input CCLR,                //异步下降沿(低电平) 清零计数器 Pin10
   
5.         input RCLK,                //上升沿将计数器的值装入寄存器 Pin13
   
6.         input OE,                //低电平使能Q输出寄存器的值,高电平高阻 Pin14
   
7.         output RCO,                //计数器等于255则输出低电平,其余高电平 Pin9
   
8.         output [7:0] Q        //[8位宽] 输出Q Pin:7,6,5,4,3,2,1,15
   
9. );
   
10. 
    
11. reg [7:0] i = 8'd0;        //计数器
    
12. reg [7:0] j = 8'd0;        //寄存器
    
13. assign Q = OE ? 8'bz : j;
    
14. assign RCO = !(&i);
    
15. 
    
16. always @(posedge CCLK or negedge CCLR) begin
    
17.         if(!CCLR) begin
    
18.                 i <= 8'd0;
    
19.         end else if(!CCLKEN) begin
    
20.                 i <= i + 8'd1;
    
21.         end
    
22. end
    
23. 
    
24. always @(posedge RCLK) begin
    
25.         j <= i;
    
26. end
    
27. 
    
28. endmodule
    
29. 
    
30. 
    
31. module main(
    
32.         input clk,
    
33.         output out
    
34. );
    
35. 
    
36. hc590 hc590(
    
37.         .CCLK(clk),
    
38.         .CCLKEN(1'b0),
    
39.         .CCLR(1'b1),
    
40.         .RCLK(),
    
41.         .OE(1'b0),
    
42.         .RCO(out),
    
43.         .Q()
    
44. );
    
45. 
    
46. endmodule
    

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