Quartus Verilog HDL/FPGA 实现 CD4052/74HC4052 具有低导通泄漏电流2通道4:1模拟开关

HDL

1. module cd4052(                        //具有低导通泄漏电流2通道4:1模拟开关 VCC:Pin16 GND:Pin8 VEE:Pin7
   
2.         input A,                                //译码地址低位 Pin10
   
3.         input B,                                //译码地址高位 Pin9
   
4.         input INH,                        //低电平使能 高电平高阻 Pin6
   
5.         //双向IO口
   
6.         inout [3:0] XS,        //[4位宽] 双向X通道 Pin:11,15,14,12
   
7.         inout [3:0] YS,        //[4位宽] 双向Y通道 Pin:4,2,5,1
   
8.         inout X,                                //双向X通道 Pin13
   
9.         inout Y                                //双向Y通道 Pin3
   
10. );
    
11. wire [1:0] j = {B,A};
    
12. assign X = INH ? 1'bz : XS[j];
    
13. assign Y = INH ? 1'bz : YS[j];
    
14. genvar i;
    
15. generate
    
16.         for(i=0;i<4;i=i+1) begin:gen
    
17.                 assign XS[i] = (!INH && i == j) ? X : 1'bz;
    
18.                 assign YS[i] = (!INH && i == j) ? Y : 1'bz;
    
19. end
    
20. endgenerate
    
21. endmodule
    
22. 
    
23. module main(
    
24.         input A,
    
25.         input B,
    
26.         input INH,
    
27.         inout [3:0] XS,
    
28.         inout [3:0] YS,
    
29.         inout X,
    
30.         inout Y
    
31. );
    
32. 
    
33. cd4052 U1(
    
34.         .A(A),
    
35.         .B(B),
    
36.         .INH(INH),
    
37.         .XS(XS),
    
38.         .YS(YS),
    
39.         .X(X),
    
40.         .Y(Y)
    
41. );
    
42. 
    
43. endmodule
    

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