Quartus Verilog HDL/FPGA 实现 74HC243/74LS243 具有三态输出逻辑的四路总线收发器

HDL

1. module hc243(                        //具有三态输出逻辑的四路总线收发器 VCC:Pin14 GND:Pin7 NC Pin:2,12
   
2.         inout [3:0] A,                //[4位宽双向IO] Pin:6,5,4,3
   
3.         inout [3:0] B,         //[4位宽双向IO] Pin:8,9,10,11
   
4.         input OEA,                        //低电平使能B进A出 Pin1
   
5.         input OEB                        //高电平使能A进B出 Pin13
   
6. );
   
7. assign A = OEA ? 4'bz : B;
   
8. assign B = OEB ? A : 4'bz;
   
9. endmodule
   
10. 
    
11. module main(
    
12.         inout [3:0] A,
    
13.         inout [3:0] B,
    
14.         input OEA,
    
15.         input OEB
    
16. );
    
17. 
    
18. hc243 U1(
    
19.         .A(A),
    
20.         .B(B),
    
21.         .OEA(OEA),
    
22.         .OEB(OEB)
    
23. );
    
24. 
    
25. endmodule
    

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