Quartus Verilog HDL/FPGA 实现 74HC92/74LS92 具有清零复位功能的下降沿12分频计数器

HDL

1. module hc92(                //具有清零复位功能的下降沿12分频计数器 VCC:Pin5 GND:Pin10 未使用Pin:2,3,4,13
   
2.         input CLKA,                //下降沿QA翻转 Pin14
   
3.         input CLKB,                //下降沿计数QB,QC,QD 范围:0~6 (2跳到4,没有3) Pin1
   
4.         input R01,                //复位控制端R01 Pin6
   
5.         input R02,                //复位控制端R02 (R01与R02异步高电平则清零复位)Pin7
   
6.         output reg QA,        //输出QA (CLKA下降沿翻转电平) Pin12
   
7.         output QB,                //输出QB Pin11
   
8.         output QC,                //输出QC Pin9
   
9.         output QD                //输出QD Pin8
   
10. );
    
11. 
    
12. initial QA = 1'b0;
    
13. reg [2:0] i = 3'd0;
    
14. assign {QD,QC,QB} = i;
    
15. wire RST = (R01 & R02);
    
16. 
    
17. always @(negedge CLKA or posedge RST) begin
    
18.         QA <= RST ? 1'b0 : !QA;
    
19. end
    
20. 
    
21. always @(negedge CLKB or posedge RST) begin
    
22.         if(RST) begin
    
23.                 i <= 3'd0;
    
24.         end else begin
    
25.                 if(i == 3'd6) begin
    
26.                         i <= 3'd0;
    
27.                 end else begin
    
28.                         if(i == 3'd2) begin
    
29.                                 i <= 3'd4;
    
30.                         end else begin
    
31.                                 i <= i + 3'd1;
    
32.                         end
    
33.                 end
    
34.         end
    
35. end
    
36. 
    
37. endmodule
    
38. 
    
39. module main(
    
40.         input clk,                //12Mhz有源晶振输入 Pin18
    
41.         output out                //1Mhz(12分频50%占空比)输出 Pin8
    
42. );
    
43. 
    
44. wire QD;
    
45. hc92 U1(
    
46.         .CLKA(QD),
    
47.         .CLKB(clk),
    
48.         .R01(1'b0),
    
49.         .R02(1'b0),
    
50.         .QA(out),
    
51.         .QB(),
    
52.         .QC(),
    
53.         .QD(QD)
    
54. );
    
55. 
    
56. endmodule
    

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