Quartus Verilog HDL/FPGA 实现 CD4067/74HC4067 单路16通道模拟多路复用器信号分离器

HDL

1. module cd4067(                        //单路16通道模拟多路复用器信号分离器 VCC:Pin24 GND:Pin12
   
2.         inout [15:0] XA,        //[16位宽双向IO] 16线译码端 Pin:16,17,18,19,20,21,22,23,2,3,4,5,6,7,8,9
   
3.         inout XB,                        //[双向IO] 1线译码端 Pin1
   
4.         input A,                                //译码地址线A Pin10
   
5.         input B,                                //译码地址线B Pin11
   
6.         input C,                                //译码地址线C Pin14
   
7.         input D,                                //译码地址线D Pin13
   
8.         input EN                                //低电平使能译码 高电平高阻 Pin15
   
9. );
   
10. wire [3:0] j = {D,C,B,A};
    
11. assign XB = EN ? 1'bz : XA[j];
    
12. genvar i;
    
13. generate
    
14. for(i=0;i<16;i=i+1) begin:gen
    
15.         assign XA[i] = (EN || i != j) ? 1'bz : XB;
    
16. end
    
17. endgenerate
    
18. endmodule
    
19. 
    
20. module main(
    
21.         inout [15:0] XA,
    
22.         inout XB,
    
23.         input A,
    
24.         input B,
    
25.         input C,
    
26.         input D,
    
27.         input EN
    
28. );
    
29. 
    
30. cd4067 U1(
    
31.         .XA(XA),
    
32.         .XB(XB),
    
33.         .A(A),
    
34.         .B(B),
    
35.         .C(C),
    
36.         .D(D),
    
37.         .EN(EN)
    
38. );
    
39. 
    
40. endmodule
    

复制代码