Quartus Verilog HDL/FPGA 实现 CD4066/74HC4066 单刀单掷 四路4通道 双向模拟开关

HDL

1. module cd4066(                //单刀单掷 四路4通道 双向模拟开关 VCC:Pin14 GND:Pin7
   
2.         //第1路
   
3.         inout X1,                //双向信号X Pin1
   
4.         inout Y1,                //双向信号Y Pin2
   
5.         input C1,                //门控位 高电平使能X与Y导通 低电平高祖 Pin13
   
6.         //第2路
   
7.         inout X2,                //Pin11
   
8.         inout Y2,                //Pin10
   
9.         input C2,                //Pin12
   
10.         //第3路
    
11.         inout X3,                //Pin4
    
12.         inout Y3,                //Pin3
    
13.         input C3,                //Pin5
    
14.         //第4路
    
15.         inout X4,                //Pin8
    
16.         inout Y4,                //Pin9
    
17.         input C4                        //Pin6
    
18. );
    
19. 
    
20. assign {X1,Y1} = C1 ? {Y1,X1} : 2'bzz;
    
21. assign {X2,Y2} = C2 ? {Y2,X2} : 2'bzz;
    
22. assign {X3,Y3} = C3 ? {Y3,X3} : 2'bzz;
    
23. assign {X4,Y4} = C4 ? {Y4,X4} : 2'bzz;
    
24. 
    
25. endmodule
    
26. 
    
27. module main(
    
28.         inout X1,
    
29.         inout Y1,
    
30.         input C1,
    
31.         inout X2,
    
32.         inout Y2,
    
33.         input C2,
    
34.         inout X3,
    
35.         inout Y3,
    
36.         input C3,
    
37.         inout X4,
    
38.         inout Y4,
    
39.         input C4       
    
40. );
    
41. 
    
42. cd4066 U1(
    
43.         .X1(X1),
    
44.         .Y1(Y1),
    
45.         .C1(C1),
    
46.         .X2(X2),
    
47.         .Y2(Y2),
    
48.         .C2(C2),
    
49.         .X3(X3),
    
50.         .Y3(Y3),
    
51.         .C3(C3),
    
52.         .X4(X4),
    
53.         .Y4(Y4),
    
54.         .C4(C4)
    
55. );
    
56. 
    
57. endmodule
    

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