Quartus Verilog HDL/FPGA 实现 CD4515/74HC4515 具有4位透明锁存器的4线至16线译码器

HDL

1. module cd4515(                //具有4位透明锁存器的4线至16线译码器 VCC:Pin24 GND:Pin12
   
2.         input A,                        //译码地址A (低位) Pin2
   
3.         input B,                        //译码地址B Pin3
   
4.         input C,                        //译码地址C Pin21
   
5.         input D,                        //译码地址D (高位) Pin22
   
6.         input INH,                //低电平使能译码 Pin23
   
7.         input STB,                //高电平译码透明 低电平锁存 Pin1
   
8.         output [15:0] Q        //[16位宽] 译码输出Q                Pin:15,16,13,14,19,20,17,18,4,5,6,7,8,10,9,11
   
9. );
   
10. 
    
11. wire [3:0] i = STB ? {D,C,B,A} : i;
    
12. assign Q = ~(INH ? 16'd0 : 16'd1<<i);
    
13. endmodule
    
14. 
    
15. module main(
    
16.         input A,
    
17.         input B,
    
18.         input C,
    
19.         input D,
    
20.         input INH,
    
21.         input STB,
    
22.         output [15:0] Q
    
23. );
    
24. 
    
25. cd4515 U1(
    
26.         .A(A),
    
27.         .B(B),
    
28.         .C(C),
    
29.         .D(D),
    
30.         .INH(INH),
    
31.         .STB(STB),
    
32.         .Q(Q)
    
33. );
    
34. 
    
35. endmodule
    

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