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Quartus Verilog HDL/FPGA 实现 CD4502/74HC4502 带三态输出与使能功能的六非门反相器

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发表于 2024-1-14 19:56:46 | 显示全部楼层 |阅读模式
main.png
  1. module cd4502(        //带三态输出与使能功能的六非门反相器 VCC:Pin16 GND:Pin8
  2.         input INH,        //低电平允许非门 高电平输出零 Pin12
  3.         input OE,        //低电平使能输出 高电平输出高阻 Pin4
  4.         input [5:0] A,        //[6位宽] 输入A Pin:15,13,10,1,6,3
  5.         output [5:0] Y        //[6位宽] 输出Y Pin:14,11,9,2,7,5
  6. );
  7. assign Y = OE ? 6'bz : (INH ? 6'd0 : ~A);
  8. endmodule

  9. module main(
  10.         input clk,                //时钟输入
  11.         output reg led                //低电平(计算正确)点亮
  12. );
  13. wire [5:0] Y;
  14. reg [5:0] A = 6'b0;

  15. cd4502 U1(
  16.         .INH(1'b0),
  17.         .OE(1'b0),
  18.         .A(A),
  19.         .Y(Y)
  20. );

  21. always @(posedge clk) begin
  22.         A <= A + 6'd1;
  23.         if(~A == Y) begin
  24.                 led <= 1'b0;
  25.         end else begin
  26.                 led <= 1'b1;
  27.         end
  28. end
  29. endmodule
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