Quartus Verilog HDL/FPGA 实现 CD4502/74HC4502 带三态输出与使能功能的六非门反相器

HDL

1. module cd4502(        //带三态输出与使能功能的六非门反相器 VCC:Pin16 GND:Pin8
   
2.         input INH,        //低电平允许非门 高电平输出零 Pin12
   
3.         input OE,        //低电平使能输出 高电平输出高阻 Pin4
   
4.         input [5:0] A,        //[6位宽] 输入A Pin:15,13,10,1,6,3
   
5.         output [5:0] Y        //[6位宽] 输出Y Pin:14,11,9,2,7,5
   
6. );
   
7. assign Y = OE ? 6'bz : (INH ? 6'd0 : ~A);
   
8. endmodule
   
9. 
   
10. module main(
    
11.         input clk,                //时钟输入
    
12.         output reg led                //低电平(计算正确)点亮
    
13. );
    
14. wire [5:0] Y;
    
15. reg [5:0] A = 6'b0;
    
16. 
    
17. cd4502 U1(
    
18.         .INH(1'b0),
    
19.         .OE(1'b0),
    
20.         .A(A),
    
21.         .Y(Y)
    
22. );
    
23. 
    
24. always @(posedge clk) begin
    
25.         A <= A + 6'd1;
    
26.         if(~A == Y) begin
    
27.                 led <= 1'b0;
    
28.         end else begin
    
29.                 led <= 1'b1;
    
30.         end
    
31. end
    
32. endmodule
    

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