Quartus Verilog HDL/FPGA 实现 74HC96/74LS96 异步复位与预设输入的5位移位寄存器

HDL

1. module hc96(                //异步复位与预设输入的5位移位寄存器 VCC:Pin5 GND:Pin12
   
2.         input SI,                //移位输入 Pin9
   
3.         input [4:0] D,        //[5位宽] 预设值输入 Pin:7,6,4,3,2
   
4.         input CLK,                //上升沿移位时钟 Pin1
   
5.         input PE,                //异步高电平:预设模式(禁止移位) 低电平:允许移位 Pin8
   
6.         input MR,                //异步低电平:Q清零(复位) Pin16
   
7.         output reg [4:0] Q        //[5位宽] 移位输出 Pin:10,11,13,14,15
   
8. );
   
9. 
   
10. initial Q = ~5'd0;
    
11. wire [4:0] j;
    
12. genvar i;
    
13. generate
    
14.         for(i=0;i<5;i=i+1) begin:k
    
15.                 assign j[i] = PE & D[i];
    
16.                 always @(posedge CLK or posedge j[i] or negedge MR) begin
    
17.                         if(!MR) begin
    
18.                                 Q[i] <= 1'b0;
    
19.                         end else if(j[i]) begin
    
20.                                 Q[i] <= 1'b1;
    
21.                         end else if(CLK && !PE) begin
    
22.                                 if(i == 0) begin
    
23.                                         Q[i] <= SI;
    
24.                                 end else begin
    
25.                                         Q[i] <= Q[i-1];
    
26.                                 end
    
27.                         end
    
28.                 end
    
29.         end
    
30. endgenerate
    
31. endmodule
    
32. 
    
33. module main(
    
34.         input SI,
    
35.         input [4:0] D,
    
36.         input CLK,
    
37.         input PE,
    
38.         input MR,
    
39.         output [4:0] Q
    
40. );
    
41. 
    
42. hc96 hc96(
    
43.         .SI(SI),
    
44.         .D(D),
    
45.         .CLK(CLK),
    
46.         .PE(PE),
    
47.         .MR(MR),
    
48.         .Q(Q)
    
49. );
    
50. 
    
51. endmodule
    

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