Quartus Verilog HDL/FPGA 实现74HC194/74LS194 具有复位和预置功能4位双向移位寄存器

HDL

1. module hc194(                //具有复位和预置功能4位双向移位寄存器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] D,        //[4位宽] 预置值输入 Pin:6,5,4,3
   
3.         input SR,        //左移移入的最低位 Pin2
   
4.         input SL,        //右移移入的最高位 Pin7
   
5.         input CLK,        //时钟 上升沿触发 Pin11
   
6.         input S0,        //功能控制位S0 Pin9
   
7.         input S1,        //功能控制位S1 Pin10
   
8.         input MR,        //异步低电平(下降沿)清零复位 Pin1
   
9.         output reg [3:0] Q        //[4位宽] 移位输出 Pin:12,13,14,15
   
10. );
    
11. 
    
12. always @(posedge CLK or negedge MR) begin
    
13.         if(!MR) begin
    
14.                 Q <= 4'd0;
    
15.         end else begin
    
16.                 case({S1,S0})
    
17.                         2'b00:Q <= Q;        //无动作
    
18.                         2'b01:Q <= {Q[2:0],SR};        //左移
    
19.                         2'b10:Q <= {SL,Q[3:1]};        //右移
    
20.                         2'b11:Q <= D;        //装入预置值
    
21.                 endcase
    
22.         end
    
23. end
    
24. endmodule
    
25. 
    
26. module main(
    
27.         input [3:0] D,
    
28.         input SR,
    
29.         input SL,
    
30.         input CLK,
    
31.         input S0,
    
32.         input S1,
    
33.         input MR,
    
34.         output [3:0] Q
    
35. );
    
36. 
    
37. hc194 U1(
    
38.         .D(D),
    
39.         .SL(SL),
    
40.         .SR(SR),
    
41.         .CLK(CLK),
    
42.         .S0(S0),
    
43.         .S1(S1),
    
44.         .MR(MR),
    
45.         .Q(Q)
    
46. );
    
47. 
    
48. endmodule
    

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