Quartus Verilog HDL/FPGA 实现 74HC591/74LS591 集电极(漏极)开路的八位二进制计数器

HDL

1. module hc591(        //集电极(漏极)开路的八位二进制计数器 VCC:Pin16 GND:Pin8
   
2.         input CCLK,        //上升沿计数器+1 Pin11
   
3.         input CCLKEN,//低电平使能CCLK 高电平禁止计数 Pin12
   
4.         input CCLR,        //异步下降沿(低电平) 清零计数器 Pin10
   
5.         input RCLK,        //上升沿将计数器的值装入寄存器 Pin13
   
6.         input E,                //低电平使能Q输出寄存器的值,高电平高阻 Pin14
   
7.         output RCO,        //计数器等于255则输出低电平,其余高电平 Pin9
   
8.         output [7:0] Q        //[8位宽] 输出Q Pin:7,6,5,4,3,2,1,15
   
9. );
   
10. 
    
11. reg [7:0] i = 8'd0;        //计数器
    
12. reg [7:0] j = 8'd0;        //寄存器
    
13. 
    
14. assign RCO = !(&i);
    
15. genvar l;
    
16. generate
    
17. for(l=0;l<8;l=l+1) begin:gen
    
18.         assign Q[l] = (E || j[l]) ? 1'bz : 1'b0;
    
19. end
    
20. endgenerate
    
21. 
    
22. always @(posedge CCLK or negedge CCLR) begin
    
23.         if(!CCLR) begin
    
24.                 i <= 8'd0;
    
25.         end else if(!CCLKEN) begin
    
26.                 i <= i + 8'd1;
    
27.         end
    
28. end
    
29. 
    
30. always @(posedge RCLK) begin
    
31.         j <= i;
    
32. end
    
33. 
    
34. endmodule
    
35. 
    
36. module main(
    
37.         input clk,
    
38.         output out
    
39. );
    
40. 
    
41. hc591 hc591(
    
42.         .CCLK(clk),
    
43.         .CCLKEN(1'b0),
    
44.         .CCLR(1'b1),
    
45.         .RCLK(),
    
46.         .E(1'b0),
    
47.         .RCO(out),
    
48.         .Q()
    
49. );
    
50. 
    
51. endmodule
    

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