Quartus Verilog HDL/FPGA 实现 CD4041/74HC4041 四组正反向输出的4原码/补码缓冲器

HDL

1. module cd4041(                //四组正反向输出的4原码/补码缓冲器 VCC:Pin14 GND:Pin7
   
2.         //A组
   
3.         input A1,                //输入 Pin3
   
4.         output Y1,                //正向输出 Pin1
   
5.         output _Y1,                //反向输出 Pin2
   
6.         //B组
   
7.         input A2,                //Pin6
   
8.         output Y2,                //Pin4
   
9.         output _Y2,                //Pin5
   
10.         //C组
    
11.         input A3,                //Pin10
    
12.         output Y3,                //Pin8
    
13.         output _Y3,                //Pin9
    
14.         //D组
    
15.         input A4,                //Pin13
    
16.         output Y4,                //Pin11
    
17.         output _Y4                //Pin12
    
18. );
    
19. assign {Y1,Y2,Y3,Y4} = {A1,A2,A3,A4};
    
20. assign {_Y1,_Y2,_Y3,_Y4} = ~{A1,A2,A3,A4};
    
21. 
    
22. endmodule
    
23. 
    
24. module main(
    
25.         input A1,
    
26.         output Y1,
    
27.         output _Y1,       
    
28.         input A2,
    
29.         output Y2,
    
30.         output _Y2,
    
31.         input A3,
    
32.         output Y3,
    
33.         output _Y3,
    
34.         input A4,
    
35.         output Y4,
    
36.         output _Y4
    
37. );
    
38. 
    
39. cd4041 cd4041(
    
40.         .A1(A1),
    
41.         .Y1(Y1),
    
42.         ._Y1(_Y1),
    
43.         .A2(A2),
    
44.         .Y2(Y2),
    
45.         ._Y2(_Y2),
    
46.         .A3(A3),
    
47.         .Y3(Y3),
    
48.         ._Y3(_Y3),
    
49.         .A4(A4),
    
50.         .Y4(Y4),
    
51.         ._Y4(_Y4)
    
52. );
    
53. 
    
54. endmodule
    

复制代码