设为首页收藏本站帮助中心
查看: 44|回复: 0
收起左侧

Quartus Verilog HDL/FPGA 实现 74HC379/74LS379 具有时钟使能和互补输出的4位D触发器

[复制链接]
发表于 2024-1-9 09:50:08 | 显示全部楼层 |阅读模式
main.png
  1. module hc379(                //具有时钟使能和互补输出的4位D触发器 VCC:Pin16 GND:Pin8
  2.         input CLK,                //上升沿触发 Pin9
  3.         input E,                        //低电平使能CLK Pin1
  4.         input [3:0] D,                        //[4位宽]锁存输入 Pin:13,12,5,4
  5.         output reg [3:0] Q,        //[4位宽]锁存输出 Pin:15,10,7,2
  6.         output [3:0] _Q                //[4位宽]互补输出 Pin:14,11,6,3
  7. );
  8. initial Q = 4'd0;
  9. assign _Q = ~Q;
  10. always @(posedge CLK) begin
  11.         if(!E) begin
  12.                 Q <= D;
  13.         end
  14. end
  15. endmodule

  16. module main(
  17.         input clk,                //50Mhz输入 Pin17
  18.         output out                //25Mhz(二分频输出) Pin40
  19. );

  20. wire [3:0] J;
  21. hc379 U1(
  22.         .CLK(clk),
  23.         .E(1'b0),
  24.         .D(J),
  25.         .Q(),
  26.         ._Q(J)
  27. );
  28. assign out = J[0];
  29. endmodule
复制代码

相关帖子

回复

使用道具 举报

您需要登录后才可以回帖 登录 | 加入我们

本版积分规则