Quartus Verilog HDL/FPGA 实现 74HC379/74LS379 具有时钟使能和互补输出的4位D触发器

HDL

1. module hc379(                //具有时钟使能和互补输出的4位D触发器 VCC:Pin16 GND:Pin8
   
2.         input CLK,                //上升沿触发 Pin9
   
3.         input E,                        //低电平使能CLK Pin1
   
4.         input [3:0] D,                        //[4位宽]锁存输入 Pin:13,12,5,4
   
5.         output reg [3:0] Q,        //[4位宽]锁存输出 Pin:15,10,7,2
   
6.         output [3:0] _Q                //[4位宽]互补输出 Pin:14,11,6,3
   
7. );
   
8. initial Q = 4'd0;
   
9. assign _Q = ~Q;
   
10. always @(posedge CLK) begin
    
11.         if(!E) begin
    
12.                 Q <= D;
    
13.         end
    
14. end
    
15. endmodule
    
16. 
    
17. module main(
    
18.         input clk,                //50Mhz输入 Pin17
    
19.         output out                //25Mhz(二分频输出) Pin40
    
20. );
    
21. 
    
22. wire [3:0] J;
    
23. hc379 U1(
    
24.         .CLK(clk),
    
25.         .E(1'b0),
    
26.         .D(J),
    
27.         .Q(),
    
28.         ._Q(J)
    
29. );
    
30. assign out = J[0];
    
31. endmodule
    

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