Quartus Verilog HDL/FPGA 实现 CD40106/74HC40106 具有施密特触发功能的六非门反相器

HDL

1. module cd40106(        //具有施密特触发功能的六非门反相器 VCC:Pin14 GND:Pin7
   
2.         //FPGA的施密特触发器输入取决于硬件,是否支持以及配置方法见器件数据手册
   
3.         input inA,                //A组输入 Pin1
   
4.         input inB,                //Pin3
   
5.         input inC,                //Pin5
   
6.         input inD,                //Pin13
   
7.         input inE,                //Pin11
   
8.         input inF,                //Pin9
   
9.        
   
10.         output outA,        //A组输出 Pin2
    
11.         output outB,        //Pin4
    
12.         output outC,        //Pin6
    
13.         output outD,        //Pin12
    
14.         output outE,        //Pin10
    
15.         output outF                //Pin8
    
16. );
    
17. assign {outA,outB,outC,outD,outE,outF} = ~{inA,inB,inC,inD,inE,inF};
    
18. endmodule
    
19. 
    
20. module main(
    
21.         input clk,                        //时钟输入
    
22.         output reg led                //低电平(计算正确)点亮
    
23. );
    
24. reg [5:0] in = 6'd0;
    
25. wire [5:0] out;
    
26. cd40106 U1(
    
27.         .inA(in[0]),
    
28.         .inB(in[1]),
    
29.         .inC(in[2]),
    
30.         .inD(in[3]),
    
31.         .inE(in[4]),
    
32.         .inF(in[5]),
    
33. 
    
34.         .outA(out[0]),
    
35.         .outB(out[1]),
    
36.         .outC(out[2]),
    
37.         .outD(out[3]),
    
38.         .outE(out[4]),
    
39.         .outF(out[5])
    
40. );
    
41. always @(posedge clk) begin
    
42.         if(~in == out) begin
    
43.                 led <= 1'b0;
    
44.         end else begin
    
45.                 led <= 1'b1;
    
46.         end
    
47.         in <= in + 6'd1;
    
48. end
    
49. endmodule
    

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