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易语言MASM置入代码实现判断整数型指针/子程序指针取值后是否与指针一致 (返回逻辑型)attach_img 易语言汇编置入代码 EAX 2024-3-19 085 EAX 2024-3-19 20:58
易语言MASM置入代码实现整数型指针(指向内存地址的指针)到子程序指针(返回子程序指针)attach_img 易语言汇编置入代码 EAX 2024-3-14 043 EAX 2024-3-14 21:44
易语言 BitMap算法实现字节型数组(无返回值)与字节集数据(返回字节集) 非排序去除重复attach_img 易语言源码 CNWTEPRG 2024-3-7 0100 CNWTEPRG 2024-3-7 08:19
易语言实现 字节集数据的到全角与到半角转换 不受空字符(\0)符号的影响 (返回字节集)attach_img 易语言源码 CNWTEPRG 2024-2-27 073 CNWTEPRG 2024-2-27 20:38
易语言实现 文本型数组与字节集数组互转 文本型数组到字节集数组互相转换 (无返回值)attach_img 易语言源码 CNWTEPRG 2024-2-19 082 CNWTEPRG 2024-2-19 18:59
易语言反三角函数数学公式算法:asin(求反正弦),acos(求反余弦) (返回双精度小数型)attach_img 易语言源码 CNWTEPRG 2024-2-13 082 CNWTEPRG 2024-2-13 19:03
易语言实现 取随机百家姓 随机起名器软件 中文姓氏姓名人名生成器源码 (返回文本型)attach_img 易语言源码 CNWTEPRG 2024-2-5 0108 CNWTEPRG 2024-2-5 20:16
易语言三角函数数学公式算法:sin(求正弦),cos(求余弦),tan(求正切)(返回双精度小数型)attach_img 易语言源码 CNWTEPRG 2024-2-1 0120 CNWTEPRG 2024-2-1 16:44
易语言解一元二次方程数学公式 实现计算已知活跃天数求QQ等级算法 (返回双精度小数型)attach_img 易语言源码 CNWTEPRG 2024-1-27 084 CNWTEPRG 2024-1-27 12:39
Quartus Verilog HDL/FPGA 实现74HC194/74LS194 具有复位和预置功能4位双向移位寄存器attach_img 74HC/74LS/CD4000IC HDL 2024-1-24 080 HDL 2024-1-24 19:48
Quartus Verilog HDL/FPGA 实现 74HC591/74LS591 集电极(漏极)开路的八位二进制计数器attach_img 74HC/74LS/CD4000IC HDL 2024-1-19 0100 HDL 2024-1-19 19:49
Quartus Verilog HDL/FPGA 实现 CD4502/74HC4502 带三态输出与使能功能的六非门反相器attach_img 74HC/74LS/CD4000IC HDL 2024-1-14 094 HDL 2024-1-14 19:56
Quartus Verilog HDL/FPGA 实现 74HC590/74LS590 具有三态输出寄存器的8位2进制计数器attach_img 74HC/74LS/CD4000IC HDL 2024-1-12 0107 HDL 2024-1-12 09:39
Quartus Verilog HDL/FPGA 实现 74HC179/74LS179 具有复位和预置功能的四位移位寄存器attach_img 74HC/74LS/CD4000IC HDL 2024-1-11 087 HDL 2024-1-11 18:23
Quartus Verilog HDL/FPGA 实现 74HC299/74LS299 具有三态双向IO的8位左右移位寄存器attach_img 74HC/74LS/CD4000IC HDL 2024-1-10 091 HDL 2024-1-10 20:05
Quartus Verilog HDL/FPGA 实现 74HC379/74LS379 具有时钟使能和互补输出的4位D触发器attach_img 74HC/74LS/CD4000IC HDL 2024-1-9 096 HDL 2024-1-9 09:50
Quartus Verilog HDL/FPGA 实现 CD4041/74HC4041 四组正反向输出的4原码/补码缓冲器attach_img 74HC/74LS/CD4000IC HDL 2024-1-5 083 HDL 2024-1-5 11:00
Quartus Verilog HDL/FPGA 实现 74HC166/74LS166 具有异步复位8位并入串出移位寄存器attach_img 74HC/74LS/CD4000IC HDL 2024-1-4 0101 HDL 2024-1-4 18:34
Quartus Verilog HDL/FPGA 实现 74HC247/74LS247 共阳数码管BCD数字到7段解码器驱动器attach_img 74HC/74LS/CD4000IC HDL 2024-1-1 085 HDL 2024-1-1 19:53
Quartus Verilog HDL/FPGA 实现 74HC243/74LS243 具有三态输出逻辑的四路总线收发器attach_img 74HC/74LS/CD4000IC HDL 2023-12-29 080 HDL 2023-12-29 09:23
Quartus Verilog HDL/FPGA 实现 74HC92/74LS92 具有清零复位功能的下降沿12分频计数器attach_img 74HC/74LS/CD4000IC HDL 2023-12-28 094 HDL 2023-12-28 08:24
Quartus Verilog HDL/FPGA 实现 74HC90/74LS90 具有下降沿触发的十进制计数器 分频器attach_img 74HC/74LS/CD4000IC HDL 2023-12-27 088 HDL 2023-12-27 12:58
Quartus Verilog HDL/FPGA 实现 74HC96/74LS96 异步复位与预设输入的5位移位寄存器attach_img 74HC/74LS/CD4000IC HDL 2023-12-26 099 HDL 2023-12-26 15:50
Quartus Verilog HDL/FPGA 实现驱动 DHT11 数字温湿度传感器模块 并通过频率输出信号attach_img FPGA/CPLD HDL 2023-12-23 0118 HDL 2023-12-30 09:35
Quartus Verilog HDL/FPGA 实现查表法查询并计算二十四节气 已知年月日求24节气的模块attach_img FPGA/CPLD HDL 2023-12-21 0130 HDL 2023-12-21 18:50
Quartus Verilog HDL/FPGA 双精度64位IEEE754浮点数比大小模块:大于,小于,等于,不等于attach_img FPGA/CPLD HDL 2023-12-19 0105 HDL 2023-12-30 09:35
STC-Y3系列单片机实现驱动DHT11数字温湿度传感器模块 程序源码 并通过串口发送显示attach_img 51单片机/STC32 GPIO 2023-12-17 0135 GPIO 2023-12-17 21:05
易语言MASM置入代码实现判断小数型是否等于负0/双精度小数型是否为负零 (返回逻辑型)attach_img 易语言汇编置入代码 EAX 2023-12-15 0126 EAX 2023-12-15 20:01
C51/STC单片机 取指定范围的随机小数float浮点数 (32位单精度IEEE754) 并通过串口发送attach_img 51单片机/STC32 GPIO 2023-12-11 0154 GPIO 2023-12-11 17:35
Quartus Verilog HDL/FPGA 单精度32位IEEE754浮点数比大小模块:大于,小于,等于,不等于attach_img FPGA/CPLD HDL 2023-12-10 099 HDL 2023-12-30 09:35
易语言实现取指定最小值到最大值范围的随机32位单精度小数值 支持取负数 (返回小数型)attach_img 易语言源码 CNWTEPRG 2023-12-9 0117 CNWTEPRG 2023-12-9 10:50
易语言MASM置入代码实现 小数型/双精度小数型的 取绝对值() / abs() 函数算法计算运算attach_img 易语言汇编置入代码 EAX 2023-12-7 090 EAX 2023-12-7 18:05
易语言MASM置入代码比较小数型:大于,小于,大于等于,小于等于,等于,不等于(返回逻辑型)attach_img 易语言汇编置入代码 EAX 2023-12-4 0106 EAX 2023-12-4 11:08
易语言实现 逻辑括号() 解决逻辑型判断加括号bug被省略优化无法编译问题 (返回逻辑型)attach_img 易语言源码 CNWTEPRG 2023-12-3 0118 CNWTEPRG 2023-12-3 22:26
易语言MASM置入代码实现取小数型与双精度小数型的 负0/负零(返回小数型,双精度小数型)attach_img 易语言汇编置入代码 EAX 2023-12-1 0112 EAX 2023-12-1 20:22
Quartus Verilog HDL/FPGA 实现32位单精度与64位双精度IEEE754编码浮点数小数互相转换attach_img FPGA/CPLD HDL 2023-11-30 0100 HDL 2023-12-30 09:35
易语言实现将32位IEEE754格式编码小数型高精度无损转换还原到文本字符串 (返回文本型)attach_img 易语言源码 CNWTEPRG 2023-11-29 0123 CNWTEPRG 2023-11-29 16:11
Quartus Verilog HDL/FPGA 无需reg寄存器(使用latch锁存器)实现将50Mhz二分频为25Mhzattach_img FPGA/CPLD HDL 2023-11-28 0109 HDL 2023-11-28 20:30
Quartus Verilog HDL/FPGA 实现 CD4052/74HC4052 具有低导通泄漏电流2通道4:1模拟开关attach_img 74HC/74LS/CD4000IC HDL 2023-11-27 090 HDL 2023-11-27 15:51
Quartus Verilog HDL/FPGA 实现 CD4033/74HC4033 7段共阴数码管显示的10进制计数器attach_img 74HC/74LS/CD4000IC HDL 2023-11-26 085 HDL 2023-11-26 17:39
Quartus Verilog HDL/FPGA 实现 CD4060/74HC4060 14级纹波进位下降沿触发二进制计数器attach_img 74HC/74LS/CD4000IC HDL 2023-11-25 0109 HDL 2023-11-25 11:59
Quartus Verilog HDL/FPGA 实现 CD4053/74HC4053 三路2通道模拟多路复用器/信号分离器attach_img 74HC/74LS/CD4000IC HDL 2023-11-24 0110 HDL 2023-11-24 09:00
Quartus Verilog HDL/FPGA 实现 CD4016/74HC4016 单刀单掷 四路4通道 双向模拟开关attach_img 74HC/74LS/CD4000IC HDL 2023-11-23 088 HDL 2023-11-23 16:34
Quartus Verilog HDL/FPGA 实现 CD4026/74HC4026 7段共阴数码管显示的10进制计数器attach_img 74HC/74LS/CD4000IC HDL 2023-11-22 0111 HDL 2023-11-22 10:05
Quartus Verilog HDL/FPGA 实现 CD4018/74HC4018 可预置1/N计数器 5位除以N计数器attach_img 74HC/74LS/CD4000IC HDL 2023-11-21 0110 HDL 2023-11-21 09:20
Quartus Verilog HDL/FPGA 实现 CD4067/74HC4067 单路16通道模拟多路复用器信号分离器attach_img 74HC/74LS/CD4000IC HDL 2023-11-20 091 HDL 2023-11-20 07:05
Quartus Verilog HDL/FPGA 实现 CD4066/74HC4066 单刀单掷 四路4通道 双向模拟开关attach_img 74HC/74LS/CD4000IC HDL 2023-11-19 0103 HDL 2023-11-19 10:27
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