Quartus Verilog HDL/FPGA 实现 CD4014/74HC4014 8位并行输入串行3输出同步移位寄存器

HDL

1. module cd4014(                //8位并行输入串行3输出同步移位寄存器 VCC:Pin16 GND:Pin8
   
2.         input SIN,                        //级联串行输入 Pin11
   
3.         input [7:0] D,                //[8位宽] 并行输入D Pin:1,15,14,13,4,5,6,7
   
4.         input CLK,                        //CLK时钟 (上升沿触发) Pin10
   
5.         input PS,                        //高电平:将D装入Q 低电平:Q移位(CLK上升沿触发) Pin9
   
6.         output Q5,                        //串行输出Q5 Pin2
   
7.         output Q6,                        //串行输出Q6 Pin12
   
8.         output Q7                        //串行输出Q7 Pin13
   
9. );
   
10. 
    
11. reg [7:0] Q = 8'd0;
    
12. assign {Q7,Q6,Q5} = Q[7:5];
    
13. always @(posedge CLK) begin
    
14.         if(PS) begin
    
15.                 Q <= D;
    
16.         end else begin
    
17.                 Q <= {Q[6:0],SIN};
    
18.         end
    
19. end
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input SIN,
    
24.         input [7:0] D,
    
25.         input CLK,
    
26.         input PS,
    
27.         output Q5,
    
28.         output Q6,
    
29.         output Q7
    
30. );
    
31. 
    
32. cd4014 U1(
    
33.         .SIN(SIN),
    
34.         .D(D),
    
35.         .CLK(CLK),
    
36.         .PS(PS),
    
37.         .Q5(Q5),
    
38.         .Q6(Q6),
    
39.         .Q7(Q7)
    
40. );
    
41. endmodule
    

复制代码