Quartus Verilog HDL/FPGA 实现 CD4006/74HC4006 18位静态移位寄存器 (下降沿触发)

HDL

1. module cd4006(                        //18位静态移位寄存器 (下降沿触发) VCC:Pin14 GND:Pin7 空引脚:Pin2
   
2.         input D1,                        //输入D1        Pin1
   
3.         input D2,                        //输入D2        Pin4
   
4.         input D3,                        //输入D3        Pin5
   
5.         input D4,                        //输入D4        Pin6
   
6.         input CLK,                        //CLK时钟(下降沿打一拍) Pin3
   
7.         output reg D14,        //D1+4 D1滞后4拍(级联4个D触发器) Pin13
   
8.         output reg D24,        //D2+4 D2滞后4拍        Pin11
   
9.         output reg D25,        //D2+5 D2滞后5拍        Pin12
   
10.         output reg D34,        //D3+4 D3滞后4拍        Pin10
    
11.         output reg D44,        //D4+4 D4滞后4拍        Pin8
    
12.         output reg D45                //D4+5 D4滞后5拍        Pin9
    
13. );
    
14. initial {D14,D24,D25,D34,D44,D45} = 6'd0;
    
15. 
    
16. reg D13,D12,D11;
    
17. initial {D13,D12,D11} = 3'd0;
    
18. always @(negedge CLK) begin
    
19.         D11 <= D1;
    
20.         D12 <= D11;
    
21.         D13 <= D12;
    
22.         D14 <= D13;
    
23. end
    
24. 
    
25. reg D23,D22,D21;
    
26. initial {D23,D22,D21} = 3'd0;
    
27. always @(negedge CLK) begin
    
28.         D21 <= D2;
    
29.         D22 <= D21;
    
30.         D23 <= D22;
    
31.         D24 <= D23;
    
32.         D25 <= D24;
    
33. end
    
34. 
    
35. reg D33,D32,D31;
    
36. initial {D33,D32,D31} = 3'd0;
    
37. always @(negedge CLK) begin
    
38.         D31 <= D3;
    
39.         D32 <= D31;
    
40.         D33 <= D32;
    
41.         D34 <= D33;
    
42. end
    
43. 
    
44. reg D43,D42,D41;
    
45. initial {D43,D42,D41} = 3'd0;
    
46. always @(negedge CLK) begin
    
47.         D41 <= D4;
    
48.         D42 <= D41;
    
49.         D43 <= D42;
    
50.         D44 <= D43;
    
51.         D45 <= D44;
    
52. end
    
53. endmodule
    
54. 
    
55. module main(
    
56.         input D1,
    
57.         input D2,
    
58.         input D3,
    
59.         input D4,
    
60.         input CLK,
    
61.         output D14,
    
62.         output D24,
    
63.         output D25,
    
64.         output D34,
    
65.         output D44,
    
66.         output D45
    
67. );
    
68. 
    
69. cd4006 U1(
    
70.         .D1(D1),
    
71.         .D2(D2),
    
72.         .D3(D3),
    
73.         .D4(D4),
    
74.         .CLK(CLK),
    
75.         .D14(D14),
    
76.         .D24(D24),
    
77.         .D25(D25),
    
78.         .D34(D34),
    
79.         .D44(D44),
    
80.         .D45(D45)
    
81. );
    
82. 
    
83. endmodule
    

复制代码