Quartus Verilog HDL/FPGA 实现 CD4021/74HC4021 8位并行输入串行3输出异步移位寄存器

HDL

1. module cd4021(                        //8位并行输入串行3输出异步移位寄存器 VCC:Pin16 GND:Pin8
   
2.         input SIN,                        //级联串行输入 Pin11
   
3.         input [7:0] D,                //[8位宽] 并行输入D Pin:1,15,14,13,4,5,6,7
   
4.         input CLK,                        //CLK时钟 (上升沿触发) Pin10
   
5.         input PS,                        //高电平:Q=D透明 低电平:允许Q移位 Pin9
   
6.         output Q5,                        //串行输出Q5 Pin2
   
7.         output Q6,                        //串行输出Q6 Pin12
   
8.         output Q7                        //串行输出Q7 Pin13
   
9. );
   
10. 
    
11. reg [7:0] Q = 8'd0;
    
12. wire [7:0] R = PS ? ~D : 8'd0;
    
13. wire [7:0] S = PS ? D : 8'd0;
    
14. assign {Q7,Q6,Q5} = Q[7:5];
    
15. genvar i;
    
16. generate
    
17. for(i=0;i<8;i=i+1) begin:gen
    
18.         always @(posedge R[i] or posedge S[i] or posedge CLK) begin
    
19.                 if(R[i]) begin
    
20.                         Q[i] <= 1'b0;
    
21.                 end else if(S[i]) begin
    
22.                         Q[i] <= 1'b1;
    
23.                 end else begin
    
24.                         Q[i] <= i ? Q[i-1] : SIN;
    
25.                 end
    
26.         end
    
27. end
    
28. endgenerate
    
29. endmodule
    
30. 
    
31. module main(
    
32.         input SIN,
    
33.         input [7:0] D,
    
34.         input CLK,
    
35.         input PS,
    
36.         output Q5,
    
37.         output Q6,
    
38.         output Q7
    
39. );
    
40. 
    
41. cd4021 U1(
    
42.         .SIN(SIN),
    
43.         .D(D),
    
44.         .CLK(CLK),
    
45.         .PS(PS),
    
46.         .Q5(Q5),
    
47.         .Q6(Q6),
    
48.         .Q7(Q7)
    
49. );
    
50. endmodule
    

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