Quartus Verilog HDL/FPGA 实现 74HC244/74LS244 具有3态输出的8路缓冲器和线路驱动器

HDL

1. module hc244(                                //具有3态输出的8路缓冲器和线路驱动器 GND:Pin10 VCC:Pin20
   
2.         //A路
   
3.         input [3:0] A_A,                //[4位宽]信号输入 Pin:8,6,4,2
   
4.         input OE_A,                                //低电平使能 高电平高阻 Pin1
   
5.         output [3:0] Y_A,                //[4位宽]信号输出 Pin:12,14,16,18
   
6.         //B路
   
7.         input [3:0] A_B,                //Pin:17,15,13,11
   
8.         input OE_B,                                //Pin19
   
9.         output [3:0] Y_B                //Pin:3,5,7,9
   
10. );
    
11. 
    
12. assign Y_A = OE_A ? 4'bzzzz : A_A;
    
13. assign Y_B = OE_B ? 4'bzzzz : A_B;
    
14. 
    
15. endmodule
    
16. 
    
17. 
    
18. module main(
    
19.         input clk,
    
20.         output reg led                        //低电平(计算正确)点亮
    
21. );
    
22. initial led = 1'b1;
    
23. reg [7:0] in = 8'd0;
    
24. wire [7:0] out;
    
25. hc244 U1(
    
26.         .A_A(in[7:4]),
    
27.         .OE_A(1'b0),
    
28.         .Y_A(out[7:4]),
    
29.        
    
30.         .A_B(in[3:0]),
    
31.         .OE_B(1'b0),
    
32.         .Y_B(out[3:0])
    
33. );
    
34. 
    
35. always @(posedge clk) begin
    
36.         in <= in + 8'd1;
    
37.         if(in == out) begin
    
38.                 led <= 1'b0;
    
39.         end else begin
    
40.                 led <= 1'b1;
    
41.         end
    
42. end
    
43. endmodule
    

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