Quartus Verilog HDL/FPGA 实现 十六进制(16进制)共阴7段数码管段码译码器 (带小数点)

HDL

1. module main(                //十六进制共阴数码管段码译码器
   
2.         input A,                        //地址A(低位)
   
3.         input B,                        //地址B
   
4.         input C,                        //地址C
   
5.         input D,                        //地址D(高位)
   
6.         input H,                        //小数点
   
7.         output QA,                //段码A
   
8.         output QB,                //段码B
   
9.         output QC,                //段码C
   
10.         output QD,                //段码D
    
11.         output QE,                //段码E
    
12.         output QF,                //段码F
    
13.         output QG,                //段码G
    
14.         output QH                //段码(小数点)
    
15. );
    
16. 
    
17. assign QH = H;
    
18. 
    
19. function [6:0] display;                        //7段16进制共阴数码管段码查询
    
20.         input [3:0] hex;
    
21.         begin
    
22.         case(hex)
    
23.                 4'h0:display = 7'h3F;
    
24.                 4'h1:display = 7'h06;
    
25.                 4'h2:display = 7'h5B;
    
26.                 4'h3:display = 7'h4F;
    
27.                 4'h4:display = 7'h66;
    
28.                 4'h5:display = 7'h6D;
    
29.                 4'h6:display = 7'h7D;
    
30.                 4'h7:display = 7'h07;
    
31.                 4'h8:display = 7'h7F;
    
32.                 4'h9:display = 7'h6F;
    
33.                 4'hA:display = 7'h77;
    
34.                 4'hB:display = 7'h7C;
    
35.                 4'hC:display = 7'h39;
    
36.                 4'hD:display = 7'h5E;
    
37.                 4'hE:display = 7'h79;
    
38.                 4'hF:display = 7'h71;       
    
39.         endcase
    
40.         end
    
41. endfunction
    
42. 
    
43. assign {QG,QF,QE,QD,QC,QB,QA} = display({D,C,B,A});
    
44. 
    
45. endmodule
    

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