Quartus Verilog HDL/FPGA 实现 74HC159/74LS159 集电极(漏极)开路的4线至16线译码器

HDL

1. module hc159(        //集电极(漏极)开路的4线至16线译码器 VCC:Pin24 GND:Pin12
   
2.         input A,                //地址A(最低位) Pin23
   
3.         input B,                //地址B Pin22
   
4.         input C,                //地址C Pin21
   
5.         input D,                //地址D(最高位) Pin20
   
6.         input E1,        //使能E1 Pin18
   
7.         input E2,        //使能E2 Pin19 (E1与E2低电平使能译码)
   
8.         output [15:0] Q        //[16位宽] 译码输出Q Pin:17,16,15,14,13,11,10,9,8,7,6,5,4,3,2,1
   
9. );
   
10. wire [15:0] E = (E1|E2) ? 16'hFFFF : ~(16'd1<<{D,C,B,A});
    
11. genvar i;
    
12. generate
    
13. for(i=0;i<16;i=i+1) begin:gen
    
14.         assign Q[i] = E[i] ? 1'bz : 1'b0;
    
15. end
    
16. endgenerate
    
17. 
    
18. endmodule
    
19. 
    
20. module main(
    
21.         input A,
    
22.         input B,
    
23.         input C,
    
24.         input D,
    
25.         input E1,
    
26.         input E2,
    
27.         output [15:0] Q
    
28. );
    
29. 
    
30. hc159 U1(
    
31.         .A(A),
    
32.         .B(B),
    
33.         .C(C),
    
34.         .D(D),
    
35.         .E1(E1),
    
36.         .E2(E2),
    
37.         .Q(Q)       
    
38. );
    
39. endmodule
    
40. 
    

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