Quartus Verilog HDL/FPGA 实现 CD4042/74HC4042 四通道4路带正反向输出的D类锁存器

HDL

1. module cd4042(                //四通道4路带正反向输出的D类锁存器 VCC:Pin16 GND:Pin8
   
2.         input [3:0]        D,        //[4位宽] 锁存输入D Pin:14,13,7,4
   
3.         input CLK,                //时钟CLK Pin5
   
4.         input POL,                //时钟POL(与CLK异或后上升沿触发) Pin6
   
5.         output reg [3:0] Q,                //[4位宽] 锁存输出Q Pin:1,11,10,2
   
6.         output [3:0] _Q                        //[4位宽] 反向锁存输出Q Pin:15,12,9,3
   
7. );
   
8. initial Q = 4'd0;
   
9. assign _Q = ~Q;
   
10. wire clk = CLK ^ POL;
    
11. always @(posedge clk) begin        //大小写敏感
    
12.         Q <= D;
    
13. end
    
14. endmodule
    
15. 
    
16. module main(
    
17.         input clk,                        //50Mhz输入 Pin17
    
18.         output out                        //16分频3.125Mhz输出 Pin40
    
19. );
    
20. 
    
21. wire [3:0] w;
    
22. assign out = w[3];
    
23. cd4042 U1(
    
24.         .D(w + 4'd1),
    
25.         .CLK(clk),
    
26.         .POL(1'b0),
    
27.         .Q(w),
    
28.         ._Q()
    
29. );
    
30. 
    
31. endmodule
    

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