Quartus Verilog HDL/FPGA 使用8位PWM驱动无源蜂鸣器或耳机扬声器发出1Khz锯齿波声音

HDL

1. module pwm_8bit(                //8位PWM发生器模块
   
2.         input clk,                        //时钟输入
   
3.         input [7:0] pwm,        //占空比 0:低电平 255:高电平
   
4.         output out                        //PWM波输出 PWM频率:时钟频率/256
   
5. );
   
6. reg [7:0] spwm;
   
7. reg [7:0] i;
   
8. assign out = (i < spwm) ? 1'b1 : 1'b0;
   
9. always @(posedge clk) begin
   
10.         if(!i) begin
    
11.                 spwm <= pwm;
    
12.         end
    
13.         i = i + 8'd1;
    
14.         if(&i) begin
    
15.                 i = 8'd0;
    
16.         end
    
17. end
    
18. endmodule
    
19. 
    
20. module sawtooth_8bit(                //8位锯齿波发生器模块
    
21.         input clk,                                        //时钟输入
    
22.         output reg [7:0] pwm                        //PWM值输出 锯齿波频率:时钟频率/256
    
23. );
    
24. always @(posedge clk) begin
    
25.         pwm <= pwm + 8'd1;
    
26. end
    
27. endmodule
    
28. 
    
29. module main(
    
30.         input clk,
    
31.         output out
    
32. );
    
33. wire [7:0] pwm;
    
34. integer i;
    
35. reg j;
    
36. always @(posedge clk) begin
    
37.         i = i + 1;
    
38.         if(i >= 50000000/256/2/1000) begin
    
39.                 i = 0;
    
40.                 j <= !j;
    
41.         end
    
42. end
    
43. 
    
44. sawtooth_8bit m1(
    
45.         .clk(j),
    
46.         .pwm(pwm)
    
47. );
    
48. 
    
49. pwm_8bit m2(
    
50.         .clk(clk),
    
51.         .pwm(pwm),
    
52.         .out(out)
    
53. );
    
54. endmodule

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