Quartus Verilog HDL/FPGA 实现 74HC25 / 74LS25 带使能控制端功能的二组四输入或非门

HDL

1. module hc25(                //带使能控制端功能的二组四输入或非门 VCC:Pin14 GND:Pin7
   
2.         //A组
   
3.         input A_A,                //逻辑输入A Pin1
   
4.         input B_A,                //逻辑输入B Pin2
   
5.         input C_A,                //逻辑输入C Pin4
   
6.         input D_A,                //逻辑输入D Pin5
   
7.         input EN_A,                //高电平使能 低电平输出高电平 Pin3
   
8.         output Y_A,                //或非逻辑输出 Pin6
   
9.         //B组
   
10.         input A_B,                //Pin9
    
11.         input B_B,                //Pin10
    
12.         input C_B,                //Pin12
    
13.         input D_B,                //Pin13
    
14.         input EN_B,                //Pin11
    
15.         output Y_B                //Pin8
    
16. );
    
17. assign Y_A = EN_A ? !(|{A_A,B_A,C_A,D_A}): 1'b1;
    
18. assign Y_B = EN_B ? !(|{A_B,B_B,C_B,D_B}): 1'b1;
    
19. endmodule
    
20. 
    
21. 
    
22. module main(
    
23.         input clk,
    
24.         output reg led                //低电平(计算正确)点亮
    
25. );
    
26. reg A,B,C,D,EN;
    
27. wire Y;
    
28. 
    
29. hc25 U1(
    
30.         .A_A(A),
    
31.         .B_A(B),
    
32.         .C_A(C),
    
33.         .D_A(D),
    
34.         .EN_A(EN),
    
35.         .Y_A(Y)
    
36. );
    
37. 
    
38. always @(posedge clk) begin
    
39.         if(Y == ({EN,D,C,B,A} <= 5'b10000)) begin
    
40.                 led <= 1'b0;
    
41.         end else begin
    
42.                 led <= 1'b1;
    
43.         end
    
44.         {EN,D,C,B,A} <= {EN,D,C,B,A} + 5'd1;
    
45. end
    
46. endmodule
    

复制代码