Quartus Verilog HDL/FPGA 实现 74HC03 / 74LS03 集电极(漏极)开路的四组二输入与非门

HDL

1. module hc03(                //集电极(漏极)开路的四组二输入与非门 VCC:Pin14 GND:Pin7
   
2.         //1组
   
3.         input A1,                //输入A Pin1
   
4.         input B1,                //输入B Pin2
   
5.         output Y1,                //输出 Pin3
   
6.         //2组
   
7.         input A2,                //Pin4
   
8.         input B2,                //Pin5
   
9.         output Y2,                //Pin6
   
10.         //3组
    
11.         input A3,                //Pin9
    
12.         input B3,                //Pin10
    
13.         output Y3,                //Pin8
    
14.         //4组
    
15.         input A4,                //Pin12
    
16.         input B4,                //Pin13
    
17.         output Y4                //Pin11
    
18. );
    
19. assign Y1 = (A1 & B1) ? 1'b0 : 1'bz;
    
20. assign Y2 = (A2 & B2) ? 1'b0 : 1'bz;
    
21. assign Y3 = (A3 & B3) ? 1'b0 : 1'bz;
    
22. assign Y4 = (A4 & B4) ? 1'b0 : 1'bz;
    
23. endmodule
    
24. 
    
25. module main(
    
26.         input clk,
    
27.         output reg led                //低电平(计算正确)点亮
    
28. );
    
29. 
    
30. wire Y1,Y2,Y3,Y4;
    
31. hc03 U1(
    
32.         .A1(1'b1),
    
33.         .B1(1'b1),
    
34.         .Y1(Y1),
    
35.         .A2(1'b1),
    
36.         .B2(1'b1),
    
37.         .Y2(Y2),
    
38.         .A3(1'b1),
    
39.         .B3(1'b1),
    
40.         .Y3(Y3),
    
41.         .A4(1'b1),
    
42.         .B4(1'b1),
    
43.         .Y4(Y4)       
    
44. );
    
45. always @(posedge clk) begin
    
46.         if({Y1,Y2,Y3,Y4} == 4'b0000) begin
    
47.                 led <= 1'b0;
    
48.         end else begin
    
49.                 led <= 1'b1;
    
50.         end
    
51. end
    
52. endmodule
    

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