Quartus Verilog HDL/FPGA 实现 74HC150/74LS150 十六选一数据选择器 (反向译码输出)

HDL

1. module hc150(                                //十六选一数据选择器 (反向译码输出) VCC:Pin24 GND:Pin12
   
2.         input [15:0] X,                //16线译码输入 Pin:16,17,18,19,20,21,22,23,1,2,3,4,5,6,7,8
   
3.         input A,                //译码地址A(最低位) Pin15
   
4.         input B,                //译码地址B Pin14
   
5.         input C,                //译码地址C Pin13
   
6.         input D,                //译码地址D(最高位) Pin11
   
7.         input E,                //低电平使能译码        Pin9
   
8.         output Y                //反向译码输出 Pin10
   
9. );
   
10. 
    
11. assign Y = !(E ? 1'b0 : X[{D,C,B,A}]);
    
12. endmodule
    
13. 
    
14. module main(
    
15.         input clk,                //50Mhz输入 Pin17
    
16.         output out                //16分频输出 3.125Mhz Pin40
    
17. );
    
18. reg A=1'b0;
    
19. reg B=1'b0;
    
20. reg C=1'b0;
    
21. reg D=1'b0;
    
22. 
    
23. hc150 U1(
    
24.         .X(16'b1111111100000000),
    
25.         .A(A),
    
26.         .B(B),
    
27.         .C(C),
    
28.         .D(D),
    
29.         .E(1'b0),
    
30.         .Y(out)
    
31. );
    
32. 
    
33. always @(posedge clk) begin
    
34.         {D,C,B,A} <= {D,C,B,A} + 4'b0001;
    
35. end
    
36. endmodule
    

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