Quartus Verilog HDL/FPGA 实现 CD4023/74HC4023 三组三输入一输出端与非门逻辑门电路

HDL

1. module cd4023(                //三组三输入一输出端与非门逻辑门电路 VCC:Pin14 GND:Pin7
   
2.         //1组
   
3.         input A1,                //输入A1 Pin1
   
4.         input B1,                //输入B1 Pin2
   
5.         input C1,                //输入C1 Pin8
   
6.         output Y1,                //输出Y1 Pin9
   
7.         //2组
   
8.         input A2,                //Pin3
   
9.         input B2,                //Pin4
   
10.         input C2,                //Pin5
    
11.         output Y2,                //Pin6
    
12.         //3组
    
13.         input A3,                //Pin11
    
14.         input B3,                //Pin12
    
15.         input C3,                //Pin13
    
16.         output Y3                //Pin10
    
17. );
    
18. assign {Y1,Y2,Y3} = ~{
    
19.         A1&B1&C1,
    
20.         A2&B2&C2,       
    
21.         A3&B3&C3
    
22. };
    
23. endmodule
    
24. 
    
25. 
    
26. module main(
    
27.         input clk,
    
28.         output reg led                //低电平(计算正确)点亮
    
29. );
    
30. reg [8:0] i;
    
31. wire [2:0] j;
    
32. 
    
33. cd4023 U1(
    
34.         .A1(i[0]),
    
35.         .B1(i[1]),
    
36.         .C1(i[2]),
    
37.         .Y1(j[0]),
    
38.         .A2(i[3]),
    
39.         .B2(i[4]),
    
40.         .C2(i[5]),
    
41.         .Y2(j[1]),
    
42.         .A3(i[6]),
    
43.         .B3(i[7]),
    
44.         .C3(i[8]),
    
45.         .Y3(j[2])
    
46. );
    
47. 
    
48. always @(posedge clk) begin
    
49.         if(
    
50.                 j[0] == !(i[0]&i[1]&i[2]) &&
    
51.                 j[1] == !(i[3]&i[4]&i[5]) &&
    
52.                 j[2] == !(i[6]&i[7]&i[8])
    
53.         ) begin
    
54.                 led <= 1'b0;
    
55.         end else begin
    
56.                 led <= 1'b1;
    
57.         end
    
58.         i <= i + 9'd1;
    
59. end
    
60. endmodule
    

复制代码