Quartus Verilog HDL/FPGA 实现 CD4070/74HC4070/74LS4070 四组二输入一输出端异或门

HDL

1. module cd4070(                //四组二输入一输出端异或门 VCC:Pin14 GND:Pin7
   
2.         input A1,                //异或输入 Pin1
   
3.         input B1,                //异或输入 Pin2
   
4.         output Y1,                //异或输出 Pin3
   
5. 
   
6.         input A2,                //Pin5
   
7.         input B2,                //Pin6
   
8.         output Y2,                //Pin4
   
9.        
   
10.         input A3,                //Pin8
    
11.         input B3,                //Pin9
    
12.         output Y3,                //Pin10
    
13.        
    
14.         input A4,                //Pin12
    
15.         input B4,                //Pin13
    
16.         output Y4                //Pin11
    
17. );
    
18. assign {Y1,Y2,Y3,Y4} = {A1,A2,A3,A4} ^ {B1,B2,B3,B4};
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,                        //时钟输入
    
23.         output reg led                //低电平(计算正确)点亮
    
24. );
    
25. reg [3:0] A;
    
26. reg [3:0] B;
    
27. wire [3:0] Y;
    
28. 
    
29. cd4070 U1(
    
30.         .A1(A[0]),
    
31.         .B1(B[0]),
    
32.         .Y1(Y[0]),
    
33.         .A2(A[1]),
    
34.         .B2(B[1]),
    
35.         .Y2(Y[1]),
    
36.         .A3(A[2]),
    
37.         .B3(B[2]),
    
38.         .Y3(Y[2]),
    
39.         .A4(A[3]),
    
40.         .B4(B[3]),
    
41.         .Y4(Y[3])
    
42. );
    
43. 
    
44. always @(posedge clk) begin
    
45.         {A,B} <= {A,B} + 4'd1;
    
46.         if(A^B == Y) begin
    
47.                 led <= 1'b0;
    
48.         end else begin
    
49.                 led <= 1'b1;
    
50.         end
    
51. end
    
52. 
    
53. endmodule
    

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