Quartus Verilog HDL/FPGA 实现 CD4512 / 74HC4512 具有三态输出的八选一数据选择器

HDL

1. module cd4512(                        //具有三态输出的八选一数据选择器 VCC:Pin16 GND:Pin8
   
2.         input [7:0] D,                //[8位宽] 译码输入Pin:9,7,6,5,4,3,2,1
   
3.         input A,                //译码地址A Pin11
   
4.         input B,                //译码地址B Pin12
   
5.         input C,                //译码地址C Pin13
   
6.         input OE,        //三态控制位 (低电平使能输出 否则高阻) Pin15
   
7.         input INH,        //译码控制位 (低电平使能译码 否则固定输出低电平) Pin10
   
8.         output Y                //译码输出 Pin14
   
9. );
   
10. assign Y = OE ? 1'bz : (INH ? 1'b0 : D[{C,B,A}]);
    
11. endmodule
    
12. 
    
13. module main(
    
14.         input clk,                //50Mhz有源晶振 Pin17
    
15.         output out                //8分频输出 (6.25Mhz) Pin40
    
16. );
    
17. 
    
18. reg A,B,C;
    
19. 
    
20. cd4512 U1(
    
21.         .D(8'b11110000),
    
22.         .A(A),
    
23.         .B(B),
    
24.         .C(C),
    
25.         .OE(1'b0),
    
26.         .INH(1'b0),
    
27.         .Y(out)
    
28. );
    
29. 
    
30. always @(posedge clk) begin
    
31.         {C,B,A} <= {C,B,A} + 3'd1;
    
32. end
    
33. endmodule
    

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