Quartus Verilog HDL/FPGA 实现 74HC54/74LS54 四路2,3,3,2输入一输出 与或非门

HDL

1. module hc54(                //四路2,3,3,2输入一输出 与或非门 VCC:Pin14 GND:Pin7 空:Pin8
   
2.         input A,        //输入A Pin1
   
3.         input B,        //输入B Pin2
   
4.         input C,        //输入C Pin3
   
5.         input D,        //输入D Pin4
   
6.         input E,        //输入E Pin5
   
7.         input F,        //输入F Pin9
   
8.         input G,        //输入G Pin10
   
9.         input H,        //输入H Pin11
   
10.         input I,        //输入I Pin12
    
11.         input J,        //输入J Pin13
    
12.         output Y        //输出Y Pin6
    
13. );
    
14. assign Y = !((A&B)|(C&D&E)|(F&G&H)|(I&J));
    
15. endmodule
    
16. 
    
17. module main(
    
18.         input clk,                        //时钟输入
    
19.         output reg led                //低电平(计算正确)点亮
    
20. );
    
21. reg A,B,C,D,E,F,G,H,I,J;
    
22. wire Y;
    
23. 
    
24. hc54 U1(
    
25.         .A(A),
    
26.         .B(B),
    
27.         .C(C),
    
28.         .D(D),
    
29.         .E(E),
    
30.         .F(F),
    
31.         .G(G),
    
32.         .H(H),
    
33.         .I(I),
    
34.         .J(J),
    
35.         .Y(Y)
    
36. );
    
37. 
    
38. always @(posedge clk) begin
    
39.         if(Y != ((A&B)|(C&D&E)|(F&G&H)|(I&J))) begin
    
40.                 led <= 1'b0;
    
41.         end else begin
    
42.                 led <= 1'b1;
    
43.         end
    
44.         {A,B,C,D,E,F,G,H,I,J} <= {A,B,C,D,E,F,G,H,I,J} + 10'd1;
    
45. end
    
46. endmodule
    

复制代码