Quartus Verilog HDL/FPGA 判断IPv4地址是否属于广域网外网,或局域网内网等保留无效IP

HDL

1. module is_wan_ip(                                //IP地址内外网判断模块
   
2.         input [31:0] ipv4,                //[32位宽] IPv4地址 例:127.0.0.1 传入:{8'd127,8'd0,8'd0,8'd1}
   
3.         output reg wan                                //外网IP传出1,其他IP传出0
   
4. );
   
5. 
   
6. wire [7:0] a = ipv4[31:24];
   
7. wire [7:0] b = ipv4[23:16];
   
8. wire [15:0] c = {a,b};
   
9. 
   
10. always @(*) begin
    
11.         wan = 1'b1;
    
12.         if(a == 8'd0 || a == 8'd10 || a == 8'd127 || a >= 8'd224) wan = 1'b0;        //0.*.*.*,10.*.*.*,127.*.*.* 224.0.0.0~255.255.255.255
    
13.         if(c == {8'd169,8'd254} || c == {8'd192,8'd168}) wan = 1'b0;                                //169.254.*.*,192.168.*.*
    
14.         if(c >= {8'd172,8'd16} && c <= {8'd172,8'd31}) wan = 1'b0;                                        //172.16.0.0 ~ 172.31.255.255
    
15. end
    
16. endmodule
    
17. 
    
18. module main(
    
19.         input clk,                        //时钟输入
    
20.         output reg led                //低电平(外网IP)点亮
    
21. );
    
22. wire out;
    
23. is_wan_ip is_wan_ip(
    
24.         .ipv4({8'd1,8'd2,8'd3,8'd4}),
    
25.         .wan(out)
    
26. );
    
27. 
    
28. always @(posedge clk) begin
    
29.         led <= !out;
    
30. end
    
31. endmodule
    

复制代码