Quartus Verilog HDL/FPGA 实现驱动 EC11 增量式360度旋转编码器 并演示3位二进制加减

HDL

1. module ec11(                                //增量式360度旋转编码器驱动模块
   
2.         input clk,                                //1Khz 时钟输入
   
3.         input A,                                        //相位A输入 (CLK)
   
4.         input B,                                        //相位B输入 (DT)
   
5.         output reg pos,                //顺时针旋转 发出上升沿脉冲
   
6.         output reg neg                        //逆时针旋转 发出上升沿脉冲
   
7. );
   
8. reg a,b;
   
9. always @(posedge clk) begin
   
10.         case({b,a,B,A})
    
11.         4'b0001:pos <= 1'b1;
    
12.         4'b0111:pos <= 1'b1;
    
13.         4'b1110:pos <= 1'b1;
    
14.         4'b1000:pos <= 1'b1;
    
15.         4'b0010:neg <= 1'b1;
    
16.         4'b1011:neg <= 1'b1;
    
17.         4'b1101:neg <= 1'b1;
    
18.         4'b0100:neg <= 1'b1;
    
19.         4'b1111:{pos,neg} <= 2'b00;
    
20.         4'b0000:{pos,neg} <= 2'b00;
    
21.         endcase
    
22.         a <= A;
    
23.         b <= B;
    
24. end
    
25. endmodule
    
26. 
    
27. module main(
    
28.         input clk,                //50Mhz时钟输入 Pin17
    
29.         //input配置上拉电阻模式,否则可能会受到干扰
    
30.         input A,                        //A相 (CLK) Pin40
    
31.         input B,                        //B相 (DT)        Pin42
    
32.         input SW,                //编码器按键 (SW) Pin44(低电平按下)
    
33.         
    
34.         output led1,        //LED1(低电平点亮)Pin3
    
35.         output led2,        //LED2 Pin7
    
36.         output led3                //LED2 Pin9
    
37. );
    
38. 
    
39. //50Mhz分频1Khz
    
40. reg [14:0] i = 15'd0;                //15位宽
    
41. reg clk_1khz;
    
42. always @(posedge clk) begin
    
43.         i = i + 15'd1;
    
44.         if(i >= 15'd25000) begin
    
45.          i = 15'd0;
    
46.          clk_1khz <= !clk_1khz;
    
47.         end
    
48. end
    
49. 
    
50. wire pos;
    
51. wire neg;
    
52. 
    
53. ec11 ec11(
    
54.         .clk(clk_1khz),
    
55.         .A(A),
    
56.         .B(B),
    
57.         .pos(pos),
    
58.         .neg(neg)
    
59. );
    
60. 
    
61. reg [2:0] count = 3'd0;
    
62. assign {led3,led2,led1} = ~count;
    
63. always @(posedge (pos|neg) or negedge SW) begin
    
64.         if(!SW) begin
    
65.                 count <= 3'd0;
    
66.         end else begin
    
67.                 if(pos) begin
    
68.                         count <= count + 3'd1;
    
69.                 end else if(neg) begin
    
70.                         count <= count - 3'd1;               
    
71.                 end
    
72.         end
    
73. end
    
74. endmodule
    

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