Quartus Verilog HDL/FPGA 实现 74HC55/74LS55 二路 4-4 输入(八输入一输出) 与或非门

HDL

1. module hc55(                //二路 4-4 输入(八输入一输出) 与或非门 VCC:Pin14 GND:Pin7 空引脚:Pin5,6,9
   
2.         input A,                        //输入A Pin1
   
3.         input B,                        //输入B Pin2
   
4.         input C,                        //输入C Pin3
   
5.         input D,                        //输入D Pin4
   
6.         input E,                        //输入E Pin10
   
7.         input F,                        //输入F Pin11
   
8.         input G,                        //输入G Pin12
   
9.         input H,                        //输入H Pin13
   
10.         output Y                        //输出Y Pin8 表达式:Y = !(&{A,B,C,D}|&{E,F,G,H})
    
11. );
    
12. assign Y = !(&{A,B,C,D}|&{E,F,G,H});
    
13. endmodule
    
14. 
    
15. module main(
    
16.         input A,
    
17.         input B,
    
18.         input C,
    
19.         input D,
    
20.         input E,
    
21.         input F,
    
22.         input G,
    
23.         input H,
    
24.         output Y
    
25. );
    
26. 
    
27. hc55 U1(
    
28.         .A(A),
    
29.         .B(B),
    
30.         .C(C),
    
31.         .D(D),
    
32.         .E(E),
    
33.         .F(F),
    
34.         .G(G),
    
35.         .H(H),
    
36.         .Y(Y)
    
37. );
    
38. 
    
39. endmodule
    

复制代码