Quartus Verilog HDL/FPGA 实现74HC164/74LS164 带清零串行输入8位并行输出移位寄存器

HDL

1. module hc164(                //74HC164 带清零8位并行输出串行输入移位寄存器 VCC:Pin14 GND:Pin7
   
2.         input A,                                        //输入A Pin1
   
3.         input B,                                        //输入B Pin2
   
4.         input CLK,                                //上升沿将 输入A,B 经过与门后移入Q Pin8
   
5.         input MR,                                //下降沿(低电平)清零Q Pin9
   
6.         output reg [7:0] Q        //8位并行移位输出Q Pin:13,12,11,10,6,5,4,3
   
7. );
   
8. 
   
9. always @(posedge CLK or negedge MR) begin
   
10.         if(!MR) begin
    
11.                 Q <= 8'd0;
    
12.         end else begin
    
13.                 Q <= (Q << 8'd1) | (A & B);
    
14.         end
    
15. end
    
16. endmodule
    
17. 
    
18. module main(
    
19.         input AB,                        //移位数据 Pin30
    
20.         input CLK,                        //移位时钟 Pin31
    
21.         input MR,                        //低电平复位 Pin32
    
22.         output led                        //[debug] LED 低电平点亮 Pin3
    
23. );
    
24. 
    
25. wire [7:0] U1Q;
    
26. wire [7:0] U2Q;
    
27. 
    
28. hc164 U1(
    
29.         .A(AB),
    
30.         .B(AB),
    
31.         .CLK(CLK),
    
32.         .MR(MR),
    
33.         .Q(U1Q)
    
34. );
    
35. 
    
36. hc164 U2(
    
37.         .A(U1Q[7]),
    
38.         .B(U1Q[7]),
    
39.         .CLK(CLK),
    
40.         .MR(MR),
    
41.         .Q(U2Q)
    
42. );
    
43. 
    
44. assign led = ({U1Q,U2Q} == 16'hABCD) ? 1'b0 : 1'b1;                //[debug] U1为0xAB,U2为0xCD时，点亮LED
    
45. 
    
46. endmodule
    

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