Quartus Verilog HDL/FPGA 实现 74HC113/74LS113 具有异步置位的双路下降沿J-K触发器

HDL

1. module hc113_son(        //74HC113 单路子模块
   
2.         input J,                        //输入J
   
3.         input K,                        //输入K
   
4.         input S,                        //异步下降沿Q置1
   
5.         input CLK,                //时钟(下降沿触发)
   
6.         output reg Q,        //Q的锁存输出
   
7.         output _Q                //Q的反向输出
   
8. );
   
9. assign _Q = !Q;
   
10. always @(negedge CLK or negedge S) begin
    
11.         if(!S) begin
    
12.                 Q <= 1'b1;
    
13.         end else begin
    
14.                 case({J,K})
    
15.                         2'b00:Q <= Q;                //J=0 K=0 不变
    
16.                         2'b01:Q <= 1'b0;        //J=0 K=1 清0
    
17.                         2'b10:Q <= 1'b1;        //J=1 K=0 置1
    
18.                         2'b11:Q <= !Q;                //J=1 K=1 翻转
    
19.                 endcase
    
20.         end
    
21. end
    
22. endmodule
    
23. 
    
24. module hc113(                //74HC113/74LS113 具有异步置位的双路下降沿J-K触发器 VCC:Pin14 GND:Pin7
    
25.         //A组
    
26.         input J_A,                //输入J Pin3
    
27.         input K_A,                //输入K Pin2
    
28.         input S_A,                //异步下降沿Q置1 Pin4
    
29.         input CLK_A,        //时钟(下降沿触发) Pin1
    
30.         output Q_A,                //Q的锁存输出 Pin5
    
31.         output _Q_A,        //Q的反向输出 Pin6
    
32.         //B组
    
33.         input J_B,                //Pin11
    
34.         input K_B,                //Pin12
    
35.         input S_B,                //Pin10
    
36.         input CLK_B,        //Pin13
    
37.         output Q_B,                //Pin9
    
38.         output _Q_B                //Pin8
    
39. );
    
40. hc113_son A(
    
41.         .J(J_A),
    
42.         .K(K_A),
    
43.         .S(S_A),
    
44.         .CLK(CLK_A),
    
45.         .Q(Q_A),
    
46.         ._Q(_Q_A)
    
47. );
    
48. 
    
49. hc113_son B(
    
50.         .J(J_B),
    
51.         .K(K_B),
    
52.         .S(S_B),
    
53.         .CLK(CLK_B),
    
54.         .Q(Q_B),
    
55.         ._Q(_Q_B)
    
56. );
    
57. endmodule
    
58. 
    
59. module main(
    
60.         input clk,                        //板载时钟 Pin17
    
61.         output out1,                //时钟二分频输出 Pin40
    
62.         output out2                        //时钟四分频输出 Pin42
    
63. );
    
64. hc113 U1(
    
65.         .J_A(1'b1),
    
66.         .K_A(1'b1),
    
67.         .S_A(1'b1),
    
68.         .CLK_A(clk),
    
69.         .Q_A(out1),
    
70.         ._Q_A(),
    
71.        
    
72.         .J_B(1'b1),
    
73.         .K_B(1'b1),
    
74.         .S_B(1'b1),
    
75.         .CLK_B(out1),
    
76.         .Q_B(),
    
77.         ._Q_B(out2),       
    
78. );
    
79. 
    
80. endmodule
    

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