Quartus Verilog HDL/FPGA 反转16位/32位/64位整数字节序 (大小端转换) 8位半字节交换

HDL

1. module ReverseLongBytes(                        //64位大小端转换 反转长整数字节序模块
   
2.         input [63:0] in,                                        //输入:0x0123456789ABCDEF
   
3.         output [63:0] out                                        //输出:0xEFCDAB8967452301
   
4. );
   
5.         assign out[63:56] = in[7:0];
   
6.         assign out[55:48] = in[15:8];
   
7.         assign out[47:40] = in[23:16];
   
8.         assign out[39:32] = in[31:24];
   
9.         assign out[31:24] = in[39:32];
   
10.         assign out[23:16] = in[47:40];
    
11.         assign out[15:8] = in[55:48];
    
12.         assign out[7:0] = in[63:56];       
    
13. endmodule
    
14. 
    
15. module ReverseIntBytes(                        //32位大小端转换 反转整数字节序模块
    
16.         input [31:0] in,                                //输入:0xABCD1234
    
17.         output [31:0] out                                //输出:0x3412CDAB
    
18. );
    
19.         assign out[31:24] = in[7:0];
    
20.         assign out[23:16] = in[15:8];
    
21.         assign out[15:8] = in[23:16];
    
22.         assign out[7:0] = in[31:24];
    
23. endmodule
    
24. 
    
25. module ReverseShortBytes(                        //16位大小端转换 反转短整数字节序模块
    
26.         input [15:0] in,                                        //输入:0xABCD
    
27.         output [15:0] out                                        //输出:0xCDAB
    
28. );
    
29.         assign out[15:8] = in[7:0];
    
30.         assign out[7:0] = in[15:8];
    
31. endmodule
    
32. 
    
33. module Swap(                                                        //8位半字节交换
    
34.         input [7:0] in,                                        //输入:0xA5
    
35.         output [7:0] out                                        //输出:0x5A
    
36. );
    
37.         assign out[7:4] = in[3:0];
    
38.         assign out[3:0] = in[7:4];
    
39. endmodule
    
40. 
    
41. 
    
42. module main (
    
43.         input clk,                        //时钟输入
    
44.         output reg led                //LED 计算正确点亮 否则熄灭 (低电平点亮)
    
45. );
    
46. 
    
47. wire [63:0] Long;
    
48. wire [31:0] Int;
    
49. wire [15:0] Short;
    
50. wire [7:0] Byte;
    
51. 
    
52. ReverseLongBytes ReverseLongBytes(
    
53.         .in(64'h0123456789ABCDEF),
    
54.         .out(Long)
    
55. );
    
56. 
    
57. ReverseIntBytes ReverseIntBytes(
    
58.         .in(32'hABCD1234),
    
59.         .out(Int)
    
60. );
    
61. 
    
62. ReverseShortBytes ReverseShortBytes(
    
63.         .in(16'hABCD),
    
64.         .out(Short)
    
65. );
    
66. 
    
67. Swap Swap(
    
68.         .in(8'hA5),
    
69.         .out(Byte)
    
70. );
    
71. 
    
72. always @(posedge clk) begin
    
73.         if(Long == 64'hEFCDAB8967452301 && Int == 32'h3412CDAB && Short == 16'hCDAB && Byte == 8'h5A) begin
    
74.                 led <= 0;
    
75.         end else begin
    
76.                 led <= 1;
    
77.         end
    
78. end
    
79.        
    
80.        
    
81. endmodule
    

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