Quartus Verilog HDL/FPGA 实现用3个LED演示二进制累加 (带复位按键,低电平点亮)

HDL

1. module main(
   
2.         input clk,                        //50Mhz 时钟输入 Pin17
   
3.         input rst,                        //复位 Pin144 (低电平按下)
   
4.         output led1,                //LED Pin3 (低电平点亮)
   
5.         output led2,                //LED Pin7
   
6.         output led3                        //LED Pin9
   
7. );
   
8. 
   
9. reg [31:0] tmp = 0;
   
10. reg [2:0] tmp2 = 0;
    
11. assign led1 = !tmp2[0];
    
12. assign led2 = !tmp2[1];
    
13. assign led3 = !tmp2[2];
    
14. always @(posedge clk) begin                //CLK上升沿触发
    
15.         if(!rst) begin
    
16.                 tmp = 0;
    
17.                 tmp2 = 0;
    
18.         end else begin
    
19.         tmp = tmp + 1;                //计数加1
    
20.                 if (tmp == 25000000) begin                //2500万个CLK上升沿 (半秒)
    
21.                         tmp = 0;
    
22.                         tmp2 = tmp2 + 1;
    
23.                 end
    
24.         end
    
25. end
    
26. endmodule
    

复制代码