Quartus Verilog HDL/FPGA 实现 74HC04/74LS04 六非门反相器 芯片电路源码

HDL

1. module hc04(                //74HC04 六非门反相器 VCC:Pin14 GND:Pin7
   
2.         input in1,                //Pin1
   
3.         input in2,                //Pin3
   
4.         input in3,                //Pin5
   
5.         input in4,                //Pin13
   
6.         input in5,                //Pin11
   
7.         input in6,                //Pin9
   
8.         output out1,        //Pin2
   
9.         output out2,        //Pin4
   
10.         output out3,        //Pin6
    
11.         output out4,        //Pin12
    
12.         output out5,        //Pin10
    
13.         output out6                //Pin8
    
14.         
    
15. );
    
16. 
    
17. assign {out1,out2,out3,out4,out5,out6} = ~{
    
18.         in1,in2,in3,in4,in5,in6
    
19. };
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,
    
24.         output reg led
    
25. );
    
26. wire [5:0] out;
    
27. hc04 hc04(
    
28.         .in1(1'b1),
    
29.         .in2(1'b0),
    
30.         .in3(1'b1),
    
31.         .in4(1'b0),
    
32.         .in5(1'b1),
    
33.         .in6(1'b0),
    
34.         .out1(out[0]),
    
35.         .out2(out[1]),
    
36.         .out3(out[2]),
    
37.         .out4(out[3]),
    
38.         .out5(out[4]),
    
39.         .out6(out[5])
    
40. );
    
41. 
    
42. always @(posedge clk) begin
    
43.         if(out == 6'b101010) begin
    
44.                 led = 0;
    
45.         end else begin
    
46.                 led = 1;
    
47.         end
    
48. end
    
49. endmodule
    

复制代码