Quartus Verilog HDL/FPGA 实现 74HC20/74LS20 二组四输入端与非门 芯片电路源码

HDL

1. module hc20(                //74HC20 二组四输入端与非门 GND:Pin7 VCC:Pin14
   
2.         input inA1,                //Pin1
   
3.         input inA2,                //Pin2
   
4.         input inA3,                //Pin4
   
5.         input inA4,                //Pin5
   
6.         input inB1,                //Pin9
   
7.         input inB2,                //Pin10
   
8.         input inB3,                //Pin12
   
9.         input inB4,                //Pin13
   
10.         output outA,        //Pin6
    
11.         output outB                //Pin8
    
12. );
    
13. assign outA = !(&{inA1,inA2,inA3,inA4});
    
14. assign outB = !(&{inB1,inB2,inB3,inB4});
    
15. 
    
16. endmodule
    
17. 
    
18. module main(
    
19.         input clk,
    
20.         output reg led
    
21. );
    
22. 
    
23. wire outA;
    
24. wire outB;
    
25. 
    
26. hc20 hc20(
    
27.         .inA1(1'b1),
    
28.         .inA2(1'b0),
    
29.         .inA3(1'b1),
    
30.         .inA4(1'b0),
    
31.         .inB1(1'b1),
    
32.         .inB2(1'b0),
    
33.         .inB3(1'b1),
    
34.         .inB4(1'b0),
    
35.         .outA(outA),
    
36.         .outB(outB)
    
37. );
    
38. 
    
39. always @(posedge clk) begin
    
40.         led <= !(outA && outB);
    
41. end
    
42. endmodule
    

复制代码