Quartus Verilog HDL/FPGA 实现 74HC157/74LS157 四路二进制二选一数据选择器

HDL

1. module hc157(                //74HC157 四路二进制二选一数据选择器 VCC:Pin16 GND:Pin8
   
2.         input a1,                //Pin2
   
3.         input a2,                //Pin5
   
4.         input a3,                //Pin11
   
5.         input a4,                //Pin14
   
6. 
   
7.         input b1,                //Pin3
   
8.         input b2,                //Pin6
   
9.         input b3,                //Pin10
   
10.         input b4,                //Pin13
    
11.        
    
12.         input ab,                //Pin1        0选择A1~A4,1选择B1~B4
    
13.         input e,                        //Pin15        E为0选择有效,否则全部输出0
    
14.        
    
15.         output y1,                //Pin4
    
16.         output y2,                //Pin7
    
17.         output y3,                //Pin9
    
18.         output y4                //Pin12
    
19. );
    
20. wire [3:0] a = {a4,a3,a2,a1};
    
21. wire [3:0] b = {b4,b3,b2,b1};
    
22. reg [3:0] y;
    
23. assign {y4,y3,y2,y1} = y;
    
24. 
    
25. always @(*) begin
    
26.         if(e) begin
    
27.                 y = 4'b0;
    
28.         end else begin
    
29.                 if(ab) begin
    
30.                         y = b;
    
31.                 end else begin
    
32.                         y = a;
    
33.                 end
    
34.         end
    
35. end
    
36. 
    
37. endmodule
    
38. 
    
39. module main(
    
40.         input clk,
    
41.         output reg led
    
42. );
    
43. 
    
44. wire [3:0] y;
    
45. 
    
46. hc157 hc157(
    
47.         .a1(1'b1),
    
48.         .a2(1'b0),
    
49.         .a3(1'b1),
    
50.         .a4(1'b0),
    
51.         .b1(1'b1),
    
52.         .b2(1'b1),
    
53.         .b3(1'b0),
    
54.         .b4(1'b1),
    
55.         .ab(1'b1),
    
56.         .e(1'b0),
    
57.         .y1(y[3]),
    
58.         .y2(y[2]),
    
59.         .y3(y[1]),
    
60.         .y4(y[0])
    
61. );
    
62. always @(posedge clk) begin
    
63.         if(y == 4'b1101) begin
    
64.                 led <= 0;
    
65.         end else begin
    
66.                 led <= 1;
    
67.         end
    
68. end
    
69. endmodule
    

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