Quartus Verilog HDL/FPGA 将 32.768Khz/32768Hz 有源晶振时钟信号15分频到1Hz的方法

HDL

1. module main(
   
2.         input clk_32768hz,                //32768Hz 有源晶振时钟信号输入
   
3.         output clk_1hz                                //1Hz 时钟信号输出
   
4. );
   
5. 
   
6. reg [14:0] i;                                //15位变量 用于将32768Hz分频到1Hz
   
7. assign clk_1hz = i[14];
   
8. 
   
9. always @(posedge clk_32768hz) begin
   
10.                 i <= i + 15'b1;
    
11. end
    
12. endmodule
    

复制代码