Quartus Verilog HDL/FPGA 实现16位PWM波发生器模块 并演示65536级亮度的LED呼吸灯

HDL

1. module pwm_16bit(                        //1路16位PWM发生器模块 要几路调用几个
   
2.         input clk,                                //时钟输入 PWM频率:时钟频率/65535
   
3.         input cache,                        //PWM缓存更新方式:0:时钟周期更新 1:PWM周期更新
   
4.         input [15:0] pwm,                //16位PWM占空比输入 0~65535
   
5.         output reg out                        //PWM信号输出 占空比越高 高电平时间越高 (0或65535 无PWM,只输出高电平,0为低电平)
   
6. );
   
7. 
   
8. reg [15:0] i;                //PWM计数 0~65534
   
9. reg [15:0] j;                //PWM占空比缓存
   
10. 
    
11. always @(posedge clk) begin                //CLK上升沿
    
12.                 if(i == 0 || cache == 0) begin
    
13.                         j = pwm;
    
14.                 end
    
15.                 out <= (i < j);
    
16.                 i = i + 1'b1;
    
17.                 if(&i) begin
    
18.                         i = 0;
    
19.                 end
    
20. end
    
21. endmodule
    
22. 
    
23. module main(
    
24.         input clk,                //50Mhz Pin17
    
25.         output led                //LED Pin3 (低电平点亮)
    
26. );
    
27. 
    
28. wire out;
    
29. pwm_16bit u1(
    
30.         .clk(clk),
    
31.         .cache(1'b1),
    
32.         .pwm(pwm),
    
33.         .out(out)
    
34. );
    
35. assign led = ~out;
    
36. reg [15:0] i;
    
37. reg [15:0] pwm;        //当前占空比
    
38. reg j = 1;                        //0:PWM减小 1:PWM增加
    
39. 
    
40. always @(posedge clk) begin
    
41.                 i = i + 1'b1;
    
42.                 if(i >= 5000) begin
    
43.                         i = 0;
    
44.                         if(j) begin
    
45.                                 pwm = pwm + 1'b1;
    
46.                         end else begin
    
47.                                 pwm = pwm - 1'b1;
    
48.                         end
    
49.                        
    
50.                         if(!pwm || &pwm) begin
    
51.                                 j <= !j;
    
52.                         end
    
53. 
    
54.                 end
    
55. end
    
56. 
    
57. endmodule
    

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